1 引言

　　ESD(Electric Static Discharge)保護結構的有效設計是CMOS集成電路可靠性設計的重要任務之一，其ESD結構與工藝技術、特征尺寸密切相關，隨著IC工藝技術的進一步發展，特征尺寸越來越小，管子的柵氧層厚度越來越薄，芯片的面積規模越來越大，而外圍的使用環境并未改變，因此ESD的失效問題面臨越來越嚴峻的考驗，在亞微米CMOS IC中，通常做LDD(Lightly-Doped Drain)注入，在深亞微米超大規模CMOS IC設計中，通常有Silicide 或Salicide技術，這些技術的使用有助于提高電路的速度、集成度、可靠性等，但這些技術對電路的抗ESD性能極為不利，降低了ESD可靠度。在亞微米以下的電路設計中，需要對電路進行全芯片的ESD保護結構的設計。如何使全芯片有效面積盡可能小、ESD性能可靠性滿足要求且不需要增加額外的工藝步驟成為全芯片設計者的主要考慮的問題。

　　2 電路實例

　　電路為鍵盤編碼控制電路，采用0.5μm-0.6μm SPSM CMOS阱工藝，工作電壓為3V、5V，除ROM外集成度約5000門，面積為2.0×1.5mm2，一共有39個PAD，其中I/O引腳36個，一個時鐘振蕩輸入腳，一個VDD，一個VSS。PAD排列如圖1所示。

?

　　I/O口的保護結構為Finger型MOS輸出管及GGNMOS管，VDD與VSSPAD旁邊各有一個VDD-VSS電壓鉗位保護電路，邏輯結構如圖2。該結構在電路正常上電工作時，N1管作為一個VDD與VSS之間的反向二極管，而在ESD發生時，N1管開啟，作為ESD瞬時低阻抗大電流泄放通道，VDD與VSS之間的電壓則被鉗位，從而起到保護內部電路的作用。該結構又稱為ESD瞬態檢測電壓電路，其中R是由N阱電阻構成，C為MOS電容。

?

　　用ESD模型之一的人體模型工業測試標準HBMMIL-STD-883C method 3015.7對其進行ESD打擊實驗。

　　結果在I/O-VDD、I/O-VSS、I/O-I/O模式下，其抗擊電壓可達到4kV以上，但在VDD-VSS模式下，只能達到750V，在1kV時，電源與地短路從而造成整個電路失效。

　　初步分析的結果為，電源與地之間的保護結構如圖2，在版圖的設計上有薄弱環節，使該結構自身的健壯性級差，從而影響了整個電路的ESD性能。

　　為了驗證這一想法并找到改進的辦法，對該電路做了下述實驗。

　　首先，對電路做液晶分析實驗，即在電路上滴上幾滴特殊的化學物質(具有流動性)，然后在VDD與VSS的管腳灌入大電流，該化學液體聚集在VDD與VSS通路上電流最集中處，從而找到了擊穿點。該擊穿點就在VDDPAD附近，見圖3中畫圈的地方。

?

　　然后，對該電路進一步做了FIB實驗，即用激光把電路中該結構去掉，再做ESD打擊實驗，ESD結果顯示：VDD-VSS模式下，ESD抗擊電壓超過5kV，但I/O-VDD、I/O-VSS、I/O-I/O模式下最差的只能達到1.3kV電路就短路失效了。

　　所以，從本電路的ESD實驗結果及所做的實驗分析可得到：

　　(1)電路中，VDD-VSS電壓鉗位保護結構對提高整個電路的ESD性能非常必要，不能輕易去掉。

　　(2)該結構自身必須要有一定的健壯性，所以該結構中各器件的設計尺寸及版圖設計規則非常重要。

　　下面將進一步探討在亞微米CMOS IC ESD結構的設計中，VDD-VSS電壓鉗位結構的有效設計。

　　在HBM(Human Body Model)模型中，主要包含三種ESD的打擊方案：

　　(1)I/O-VDD/VSS;(2)I/O-I/O;(3)VDD-VSS;

　　幾種方式相對獨立也相互影響，其中I/O-VDD/VSS模式下主要利用每個I/O口對VDD、VSS直接的保護結構，通常放置在每個I/O PAD的兩側，如一對簡單的二極管，Finger型的GGNMOS(Gate-Ground NMOS)、TFO(Thick-Field-Oxide)場管、SCR或幾個結構的組合等，主要利用晶體管的Snap back-down驟回崩潰區對電壓進行鉗位，見圖4，其中PS-mode及ND-mode模式下電路易損壞;I/O-I/O及VDD-VSS模式則與VDD、VSS間直接的ESD保護結構的設備及全芯片的ESD保護結構設計極為相關。特別是全芯片VDD、VSS間直接有效的ESD低阻抗大電流泄放通道的設計能有效提高電路的整體抗ESD性能，關于全芯片的ESD結構設計將在文章的最后予以簡單的闡述。

?