Allegro PCB SI? 的設(shè)計(jì)流程包括如下六個(gè)步驟：
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?Pre-Placement
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?Solution Space Analysis
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?Constraint-Driven Floorplanning
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?Constraint-Driven Routing
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?Post-Route DRC??
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?Post-Route Analysis
Pre-Placement?
如圖 9 所示先將芯片、接插件等按照設(shè)計(jì)要求預(yù)放置在板上。
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圖 9? 預(yù)放置
Database Setup Advisor
???? 通過(guò) Database Setup Advisor可以設(shè)置板的層疊方式、DC 網(wǎng)絡(luò)、芯片和接插件的仿真模型等。
???? 第一步是定義板的層疊方式，如圖 10 所示。板的層疊中需設(shè)置各層的材料、厚度、傳輸線的線寬、絕緣材料的介電常數(shù)、差分傳輸線的間距，這些因素決定了各層傳輸線的阻抗。整個(gè)層疊的目的是各層的阻抗要連續(xù)，而阻抗的值需控制到 50－75 歐姆的范圍內(nèi)，最好是 50 歐姆。如果阻抗不連續(xù)，則需要進(jìn)一步修改。?
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圖 10 PCB 板的層疊方式
下一步定義 DC 網(wǎng)絡(luò)的電位，如圖 11 所示。?
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圖 11? 定義 DC 網(wǎng)絡(luò)的電位
??? 下一步定義分離器件和接插件，這些器件由系統(tǒng)創(chuàng)建仿真 model，如圖 12 所示。
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圖 12? 定義分離器件和接插件
接下來(lái)是與仿真關(guān)系最緊密的一步，即分配 SI 仿真模型（如圖 13），要指定 IC 的 IBIS model，上一步定義的電阻、電容、I/O等可以由系統(tǒng)創(chuàng)建其仿真模型。?
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圖 13? 指定 SI model
如果芯片廠商提供的 IBIS model 不完整，則需利用 Cadence提供的 Model Integrity進(jìn)行修正，
如圖 14 所示。
如圖 9 所示先將芯片、接插件等按照設(shè)計(jì)要求預(yù)放置在板上。
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圖 9? 預(yù)放置
Database Setup Advisor
???? 通過(guò) Database Setup Advisor可以設(shè)置板的層疊方式、DC 網(wǎng)絡(luò)、芯片和接插件的仿真模型等。
???? 第一步是定義板的層疊方式，如圖 10 所示。板的層疊中需設(shè)置各層的材料、厚度、傳輸線的線寬、絕緣材料的介電常數(shù)、差分傳輸線的間距，這些因素決定了各層傳輸線的阻抗。整個(gè)層疊的目的是各層的阻抗要連續(xù)，而阻抗的值需控制到 50－75 歐姆的范圍內(nèi)，最好是 50 歐姆。如果阻抗不連續(xù)，則需要進(jìn)一步修改。?
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圖 10 PCB 板的層疊方式
下一步定義 DC 網(wǎng)絡(luò)的電位，如圖 11 所示。?
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圖 11? 定義 DC 網(wǎng)絡(luò)的電位
??? 下一步定義分離器件和接插件，這些器件由系統(tǒng)創(chuàng)建仿真 model，如圖 12 所示。
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圖 12? 定義分離器件和接插件
接下來(lái)是與仿真關(guān)系最緊密的一步，即分配 SI 仿真模型（如圖 13），要指定 IC 的 IBIS model，上一步定義的電阻、電容、I/O等可以由系統(tǒng)創(chuàng)建其仿真模型。?
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圖 13? 指定 SI model
如果芯片廠商提供的 IBIS model 不完整，則需利用 Cadence提供的 Model Integrity進(jìn)行修正，
如圖 14 所示。