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RTL在電子科學中指的是寄存器轉換級電路（Register Transfer Level）的縮寫，也叫暫存器轉移層次。

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rtl技術

SystemVerilog中的聯合(union)介紹

在 SystemVerilog 中，聯合只是信號，可通過不同名稱和縱橫比來加以引用。

2023-10-08 標簽：RTL Verilog語言 1494 0

systemverilog：logic比reg更有優勢？

在systemverilog協議中，logic定義四態值，即向量（vector）的每個位（bit）可以是邏輯0, 1, Z或X，與verilog協議中的...

2023-09-28 標簽：驅動器仿真器 RTL 2600 0

節省編譯時間的解決方法

影響編譯時間的因素有很多，包括工具流程、工具設置選項、RTL 設計、約束編輯、目標器件以及設計實現期間各工具所面臨的任何關鍵問題。除此之外，所使用的機器...

2023-09-27 標簽：fpga RTL 編譯時間 716 0

如何脫離Vivado建立單獨仿真環境軟件呢？

FPGA項目開發的過程中，需要完成設計代碼開發、驗證環境搭建、仿真分析、板級驗證等操作，在這個過程中，許多操作雖然必不可少但是步驟是重復的。

2023-09-27 標簽：fpga FPGA設計仿真 1428 0

如何讓級聯URAM獲得最佳時序性能

在上一篇文章里《如何使用UltraScale+芯片中UltraRam資源》，我們向大家介紹了在RTL設計中使用URAM的方法。其中，我們推薦大家使用Xi...

2023-09-26 標簽：芯片 Xilinx RTL 2670 0

為多個Vivado?工程復用遠程IP高速緩存

在設計周期中，您可保留多個版本的工程，這些工程使用相同的 IP 和相同的配置。重新運行整個工程會導致每次都要重新生成 IP，很費時間。

2023-09-22 標簽：存儲器 RTL Vivado 847 0

什么是DFX技術？DFX設計一定要執行設計規則檢查嗎？

DFX（Dynamic Function eXchange）的前身是PR（部分可重配置，Partial Reconfiguration）。

2023-09-21 標簽：fpga VHDL語言 RTL 7602 0

IC設計：接口X態隔離設計

雖然真實芯片中，寄存器初始狀態值只會為1或者為0。但是在RTL級仿真過程中X態的傳播經常會給咱們造成很多麻煩，例如部分信號期望為0，但是仿真結果顯示為X態。

2023-09-20 標簽：寄存器 IC設計 RTL 737 0

verilog語法說明之case casez case

在rtl仿真中，有四種狀態，分別是0、1、x（unknown values）和z（high-impedance values）。

2023-09-20 標簽：仿真 Verilog RTL 2195 0

教你學Vivado—以2選1多路選擇器為例

在EGO1開發板上實現2選1多路選擇器。

2023-10-02 標簽：RTL FPGA芯片時序仿真 2952 0

為什么說Vivado是基于IP的設計？

Vivado是Xilinx公司2012年推出的新一代集成開發環境，它強調系統級的設計思想及以IP為核心的設計理念，突出IP核在數字系統設計中的作用。

2023-09-17 標簽：FPGA設計寄存器 C語言 2176 0

什么是邏輯綜合？邏輯綜合的流程有哪些？

邏輯綜合是將RTL描述的電路轉換成門級描述的電路，將HDL語言描述的電路轉換為性能、面積和時序等因素約束下的門級電路網表。

2023-09-15 標簽：寄存器 RTL SDC 5484 0

Formal Verify形式驗證的流程概述

Formal Verify，即形式驗證，主要思想是通過使用數學證明的方式來驗證一個修改后的設計和它原始的設計，在功能上是否等價。

2023-09-15 標簽：RTL 形式驗證 SPEC 1279 0

Verilog UDPs的語法說明

User-defined primitives (UDPs) 翻譯過來就是用戶自定義原語，常常用于構建組合邏輯模型和時序邏輯模型。

2023-09-13 標簽：寄存器仿真 Verilog 1262 0

談談幾種芯片設計增加代碼復用性的方法

很多芯片在設計之初，就已經考慮如何增加代碼的復用性，盡量減少工作量，降低錯誤概率。

2023-09-12 標簽：fpga 加速器芯片設計 1438 0

阻塞賦值與非阻塞賦值

”=“阻塞賦值與”<=“非阻塞賦值是verilog語言中的兩種不同的賦值方式，下面將對兩種賦值方式進行比較。方便進行理解和使用。

2023-09-12 標簽：RTL 時序邏輯電路阻塞賦值 1113 3

基于循環隊列的FIFO緩存實現

FIFO緩存是介于兩個子系統之間的彈性存儲器，其概念圖如圖1所示。它有兩個控制信號，wr和rd，用于讀操作和寫操作。當wr被插入時，輸入的數據被寫入緩存...

2023-09-11 標簽：寄存器 fifo Verilog 869 0

一種簡單的、真實的基于循環序列的FIFO緩存設計

FIFO緩存是介于兩個子系統之間的彈性存儲器，其概念圖如圖1所示。它有兩個控制信號，wr和rd，用于讀操作和寫操作

2023-09-11 標簽：控制器寄存器 RTL 619 0

clock-gating的綜合實現

在ASIC設計中，項目會期望設計將代碼寫成clk-gating風格，以便于DC綜合時將寄存器綜合成clk-gating結構，其目的是為了降低翻轉功耗。

2023-09-04 標簽：寄存器 IC設計 ASIC設計 2008 0

verilog-2005和systemverilog-2017標準規范

作為邏輯工程師，在FPGA和數字IC開發和設計中，一般采用verilog，VHDL或SystemVerilog等作為硬件描述語言進行工程設計，將一張白板...

2023-09-04 標簽：fpga Verilog System 2918 0

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