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本文對逐次逼近型模數轉換器（SARADC）的結構進行了介紹，并對影響ADC性能的主要因素加以分析。設計了一種基于二進制加權電容陣列的數字校準算法，并運用比較器自動失調校準技術，實現了高性能SARADC的設計。仿真結果表明該設計在120ksps的采樣率下精度可達18位。
實現逐次逼近式ADC的方式千差萬別，但其基本結構非常簡單。如圖1所示，模擬輸入電壓（VIN）由采樣/保持電路保持。如圖2所示，為實現二進制算法，N位寄存器首先設置在中間刻度（即：100…….00，MSB位1）。這樣，數字模擬轉換器（DAC）輸出（VDAC）被設為VREF/2，VDAC是提供給ADC的基準電壓。然后，比較判斷VIN是小于還是大于VDAC.如果，VIN》VDAC，則比較器輸出邏輯高電平或1，N位寄存器的MSB保持為1.相反，如果VIN《VDAC，則比較器輸出邏輯低電平，N位寄存器的MSB清為0.隨后，逐次逼近控制邏輯移至下一位，并將該位設置為高電平，進行下一次比較。這個過程一直持續到最低有效位（LSB）。上述操作結束后就完成了轉換，N位轉換結果儲存在寄存器內。
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