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      電子發燒友網>電子資料下載>電子論文>模擬數字論文>用于高速AD的低抖動時鐘穩定電路

      用于高速AD的低抖動時鐘穩定電路

      2009-11-26 | rar | 225 | 次下載 | 5積分

      資料介紹

      介紹了一種用于高速ADC 的低抖動時鐘穩定電路。這個電路由延遲鎖相環(DLL)來
      實現。這個DLL 有兩個功能：一是通過把一個時鐘沿固定精確延遲半個周期，再與另一個沿組成一個新的時鐘來調節時鐘占空比到50％左右；二是調節時鐘抖動。該電路采用0.35μ CMOS 工藝，在Cadence Spectre 環境下進行仿真驗證，對一個8 bit、250 Msps 采樣率的ADC，常溫下得到的時鐘抖動小于0.25 ps rm8(典型的均方根)。
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