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隨著工藝的發展，器件閾值電壓的降低，導致靜態功耗呈指數形式增長。進入深亞微
米工藝后，靜態功耗開始和動態功耗相抗衡，已成為低功耗設計一個不可忽視的因素。針對近年來提出的各種降低靜態功耗的設計方法，本文進行了總結。對源極反偏法、雙閾值法、變閾值法、多閾值法的原理和應用進行了分析和說明，并通過對各種方法的優缺點進行比較，旨在為集成電路設計人員提供減小靜態功耗方面的設計思路和努力方向。
關鍵詞：靜態功耗；亞閾值電流；閾值電壓
隨著工藝的發展和電路集成度的提高，功耗已成為大規模集成電路設計領域中的一個關
鍵性問題。減小電源電壓是降低電路動態功耗的一種十分有效的方法，但為了保證系統的性能，必須相應的降低器件的閾值電壓，而閾值電壓的降低導致了靜態功耗的增加。因此，近年來減小靜態功耗受到人們的普遍重視。尤其是進入深亞微米工藝后，靜態功耗已成為與動態功耗相抗衡的功耗來源，是低功耗設計一個不可忽略的因素。相關的研究表明[1]，在90nm的工藝下，靜態功耗已占整個電路功耗的42％以上。因此，降低靜態功耗已成為VLSI 設計領域的熱門話題。
CMOS 電路中的靜態功耗來自柵氧化層漏電流、晶體管的反偏漏電流、亞閾值電流等。
其中亞閾值電流是主要成分，是靜態功耗的決定性因素。而亞閾值電流隨閾值電壓的降低呈指數形式增長[2]。為了減少亞閾值電流，近年來許多方法都集中在控制器件的閾值電壓上。
通過對器件閾值電壓直接或間接的控制，使得器件的亞閾值電流大大減少。目前常用的方法包括源極反偏法[3]，雙閾值法[4]，多閾值法[5]，變閾值法[6]。其中雙閾值法用得最為普遍，而多閾值法在減小靜態功耗的效率上最高，能使泄漏電流減少幾個數量級。本文從應用的角度出發，對這些方法原理進行了分析和說明，并對各種方法的優缺點進行了比較。
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