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這種并行輸入或串行輸入、串行輸出寄存器具有門控時鐘（CLK、CLK、INH）輸入和一個過載清除（CLR）輸入。并行輸入或串行輸入模式由移位/加載（SH/LD）輸入建立。高電平時，SH/LD使能串行（SER）數據輸入，并耦合8個觸發器，以便利用每個時鐘（CLK）脈沖進行串行移位。低電平時，并行（寬邊）數據輸入使能，下一個時鐘脈沖產生同步加載。并行加載期間，串行數據流被禁止。時鐘通過一個2輸入正或非門在CLK的低到高電平邊沿完成，允許一個輸入用作時鐘使能或時鐘抑制功能。保持CLK或CLK INH高抑制時鐘；保持任一低電平使能另一個時鐘輸入。這允許系統時鐘自由運行，并且寄存器可以根據另一個時鐘輸入的命令停止。只有當CLK高時，CLK·INH才應改為高等級。CLR覆蓋所有其他輸入，包括CLK，并將所有觸發器重置為零。
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