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基于 Xilinx® UltraScale™ 架構的 FPGA 存儲器 IP 內核是組合預制控制器和物理層 （PHY），用于將超大規模架構 FPGA 用戶設計與 DDR3 和 DDR4 SDRAM、LPDDR3 SDRAM、QDR II+ SRAM、QDR-IV SRAM 和 RLDRAM 3 器件接口。本產品指南提供有關使用、定制和仿真 aLogiCORE™ IP DDR3 或 DDR4 SDRAM、LPDDR3SDRAM、QDR II+ SRAM、QDR-IV SRAM 或 aRLDRAM 3 接口內核的信息，這些內核適用于基于 UltraScalearchitecture 的 FPGA。它還描述了核心架構，并提供了有關自定義和與核心接口的詳細信息。
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