作者：Rob Reeder ADI公司 引言：本文介紹最常見的外部噪聲源以及它們如何影響高速信號鏈的總動態系統性能，另外給出了一些模擬和數字小技巧，可用來改善您下一款設計的信噪比(SNR)。 簡介 高速模擬信號鏈的設計可能非常具有挑戰性，因為有如此多的噪聲源需加以考慮。無論頻率為高速(>10 MHz)或低速，轉換器都應視為高速混頻器，從而所有輸入引腳——無論它們pin信號的類型如何(比如模擬、時鐘或電源)——都能讓這些pin腳的噪聲引入到輸出頻譜。 轉換器受限于工藝水平會有特定的底噪，其取決于內部節點和偏置。大部分情況下，高速ADC采用0.18 μCMOS設計，這意味著模擬電源(AVDD)為 1.8 V。這種趨勢會持續擴大周邊其它驅動模擬輸入和時鐘的支持器件極限，導致轉換器產生偏壓。 由于這一轉換器裕量不斷受限，每一款新的設計都會面臨保持?150 dBFS/Hz或更低的極低噪聲頻譜密度的挑戰。設計人員需認識到周邊噪聲貢獻因素對整個信號鏈解決方案的重要性，而這就是這種認識至為重要的原因。 誠然，有很多噪聲原理。本指南涉及其中的兩條原理：噪聲帶寬和噪聲源疊加。 噪聲帶寬 噪聲帶寬不同于典型的放大器或濾波器截止點的?3 dB帶寬。噪聲波形具有不同的形狀(矩形)，表示帶寬的總積分。這表示考慮噪聲帶寬貢獻因素時，您需要略為調整噪聲計算。 對于一階系統而言——比如一階低通濾波器——噪聲帶寬會寬57%。對于二階系統，噪聲帶寬會寬22%；而三階系統為15.5%，以此類推。在計算中納入噪聲帶寬時，可快速參考表1。 噪聲源 噪聲源五花八門；添加噪聲源時，它們互不相關，并且會分解為更小的單位，而非直接相疊加。因此，有利于突破目前受單個器件所限制的極限。因此，它所帶來的優勢是可以突破目前受單個器件所限制的極限。它所帶來的優勢——如果能夠在應用中加以利用的話——就是您可以疊加驅動器/放大器或轉換器(或兩者)來改善系統的SNR動態范圍。 例如，對四個ADC的輸出求和可改善SNR 6 dB，或1位。每一個ADC的輸入由信號項(VS)和噪聲項(VN)組成。對四個噪聲電壓源求和可產生總電壓VT，數值為四個信號電壓與四個信號電壓與四個噪聲電壓的RSS的線性求和參見公式1：總噪聲公式)。 表2顯示了對多個器件的輸出進行求和后得到的SNR提升。從簡化設計角度來說，根據面積、功耗和封裝等方面考慮，對四個器件求和顯然是非常合適的選擇。某些關鍵情況下，可能會用到更多數量的器件，具體取決于其它系統規格(包括成本)以及可用的電路板面積，當然還有功耗。 圖1. 四個并聯ADC求和的基本框圖 最近，較新的設計會繼續降低ADC的內核功耗，從而使得四通道和八通道ADC可即刻投放市場，比如四通道、14位、125 MSPS ADC AD9253。對于多個ADC系統而言，這意味著部署更簡單、節省的空間更多。因此，通過對四個14位轉換器輸出進行求和，設計人員便可彌補額外的一位，并將系統級ENOB擴展至13位(或80 dB)。 同樣的技巧還可用于雙通道和4道放大器，降低進入轉換器的加性噪聲。 圖2. 求和SNR性能與頻率的關系 噪聲貢獻因素 幾乎所有電路元件都存在一定的固有噪聲，尤其是有源器件。電阻是小噪聲的源泉，會產生一定量的熱噪聲。它們的貢獻因素較小，但如果設計人員使用高數值電阻圍繞放大器來驅動轉換器，則它的噪聲貢獻因素相比所需性能會變得非常巨大。在該電阻周圍采用小增益會得到更大的噪聲。 例如，圖3顯示的是采用AD8138放大器的放大器噪聲模型。該模型顯示了如何對所有電阻噪聲求和并將增益納入考慮，以便獲得折合到輸出的總噪聲。 圖3. 放大器噪聲模型 注意，放大器具有某些電壓噪聲源(En1和En2)，以及某些電流噪聲源(In1和In2)。這些噪聲源可在放大器數據手冊的規格中找到。另外，數據手冊還會定義每一個電阻噪聲源。 通過簡單的計算便可以定義下述公式，并得到圖3中放大器電路折合到輸出(RTO)的總噪聲。 注意，放大器與運算放大器的區別僅僅在于前者內部含有阻性元件。因此，噪聲計算包含在總噪聲貢獻因素中，并由數據手冊定義。 在數據手冊中，它一般表示為“折合到輸入”(RTI)的噪聲。通過選擇放大器電路增益，可以快速使用RTI數值，并將其調整為： RTI = 1.3 nV/√(Hz) 增益 = 16 dB 從而有：RTO = 1.3 × 10(16/20) = 8.2 nV/√(Hz) 出于噪聲分析的目的，使用內置電阻的放大器要方便的多。 抖動 時鐘噪聲或抖動影響轉換器性能。如果您對如何確定該噪聲的系數有初步了解——比如說在寬帶中確定——那么很容易對該指標所導致的性能下降有所感受。 只需使用寬帶抖動噪聲數秒(最好是fs級別或更短的時間)以及模擬輸入頻率或目標IF頻率， 當時鐘幅度為最大值并假定輸入為正弦波，那么就會產生最大誤差。可以導出一個簡單的公式，以獲得RMS電壓誤差。例如，30 MHz模擬輸入IF和100 fs時鐘抖動便可產生18.8 μV或2 × π 30 M × 100 fs的寬帶電壓噪聲。 電源噪聲 探索電源噪聲需要知道LDO本身的噪聲及其測量頻段。這些數據同樣可在調節器數據手冊中找到。例如，一個調節器在100 kHz帶寬內可能具有225 μV噪聲。如果這是已知的，并且噪聲視為白噪聲，則可以用來估計它對ADC噪聲性能(SNR)的貢獻。然而，您需要知道ADC電源抑制(PSR)。 大部分情況下，在模擬電源域內(AVDD)，第一奈奎斯特區的電源抑制為?40 dB至?60 dB。因此，為了簡便起見，本例中假定為?40 dB。由此可知，有效噪聲貢獻為7.12 nV或225 μV/√(100 kHz) × 10(?40/20)。記住，這只是一個電源域的情況。所有電源域都需要進行同樣的評估，而每一個域在ADC、放大器等器件內可能具有不同的PSR值。 在信號鏈設計中考慮噪聲因素 下面的示例會幫助鞏固這個原則，并將進一步展示整個信號鏈的總動態性能。該示例采用ADL5566放大器驅動AD9643 ADC和獨立電源(ADP1708和ADP1706)，并分別偏置放大器和轉換器，如圖4所示。