我們不斷向先進的 CMOS 的微縮和新存儲技術的轉型，導致半導體器件結構的日益復雜化。例如，在 3D NAND 內存中，容量的擴展通過垂直堆棧層數的增加來實現，在保持平面縮放比例恒定的情況下，這帶來了更高深寬比圖形刻蝕工藝上的挑戰，同時將更多的階梯連接出來也更加困難。人們通過獨特的整合和圖案設計方案來解決工藝微縮帶來的挑戰，但又引入了設計規則方面的難題。二維 （2D） 設計規則檢查 （DRC） 已不足以用來規范設計以達成特定性能和良率目標的要求。同時完全依賴實驗設計（DOE） 來進行工藝表征和優化也變得難以操作。以往工程師通過運用 DOE 實驗來節省工藝研發的成本和時間，而現在他們需要進行數以百計的 DOE 才能達到目的，這反而需要大量的時間和物料，包括晶圓。此外，工藝步驟之間非直觀的交互作用，以及狹窄的工藝窗口，使得使用第一性原理建模來同時進行性能提升和良率優化變得尤為困難。因此需要對復雜工藝流程進行三維建模理解，而虛擬制造建模平臺 Coventor SEMulator3D 為此而生。 SEMulator3D 能提供哪些功能？該軟件可從一系列標準單元工藝步驟中創建 3D 虛擬工藝整合模型，以模擬工藝流程。SEMulator3D 使用完全整合的工藝流程模型，可以預測工藝更改對下游工藝步驟的影響，這在過去則需要在晶圓廠中依靠“先制造和后測試”的循環來實現。例如，工程師可以使用該軟件對替換金屬柵極 （RMG） FinFET 進行快速建模，該元件使用先溝槽金屬硬掩模 （TFMHM）后段制程 （BEOL） 與自對準通孔工藝 （SAV）。工程師在完成虛擬加工的 3D 模型之后，就可以進行 2D 和 3D 的虛擬測量和電學性能參數提取。該軟件的電學分析組件增加了電阻和電容提取功能，有助于理解工藝和設計靈敏度。該軟件提供了 3D 建模和驗證電學性能的快捷平臺。SEMulator3D 中使用了有預測性的工藝模型和能精確匹配實際晶圓的 3D 結構，比其它孤立解決方案中使用的理想化幾何結構，更能精確地反映所制造的器件，從而具有更高的精度。 DRAM 演示該演示展現了該平臺如何根據刻蝕設備的性能參數（如材料的刻蝕選擇比和氣流流向通量分布）的變化對器件電學性能進行建模，形象地說明了虛擬制造的案例。簡單的 DRAM 器件案例研究側重于對柵極刻蝕行為和刻蝕特征的研究，通過對其做合理設定來滿足預先設定的電學性能和良率目標。
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