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電子發(fā)燒友網>電子資料下載>電子資料>鎖相環(huán)PLL的設計方法和調試說明

鎖相環(huán)PLL的設計方法和調試說明

2020-10-13 | pdf | 0.58 MB | 次下載 | 1積分

資料介紹

  設計并調試鎖相環(huán)(PLL)電路可能會很復雜,除非工程師深入了解PLL理論以及邏輯開發(fā)過程。本文介紹PLL設計的簡易方法,并提供有效、符合邏輯的方法調試PLL問題。

  如果不在特定條件下進行仿真,則估計一個PLL電路的規(guī)格將會是十分困難的。因此,進行PLL設計的第一步應當是仿真。我們建議工程師使用ADIsimPLL軟件運行基于系統(tǒng)要求的仿真,包括參考頻率、步進頻率、相位噪聲(抖動)和頻率雜散限制。許多工程師面對如何選擇參考頻率會感到無所適從,但其實參考頻率和輸出頻率步進之間的關系是很簡單的。采用整數(shù)N分頻 PLL,則輸出頻率步進等于鑒頻鑒相器(PFD)輸入端的頻率,該頻率等于參考分頻器R 分頻后的參考頻率。采用小數(shù)N分頻 PLL,則輸出頻率步進等于PFD輸入頻率除以MOD值,因此,您可以使用較高的參考頻率,獲得較小的頻率步進。決定使用整數(shù)N分頻或是小數(shù)N分頻時,可犧牲相位噪聲性能換取頻率步進,即:較低的PFD頻率具有更好的輸出頻率分辨率,但相位噪聲性能下降。例如,表1顯示若要求具有固定頻率輸出以及極大的頻率步進,則應首選整數(shù)N分頻PLL(如ADF4106),因為它具有更佳的總帶內相位噪聲。相反,若要求具有較小的頻率步進,則應首選小數(shù)N分頻PLL(如ADF4153),因為它的總噪聲性能優(yōu)于整數(shù)N分頻PLL。相位噪聲是一個基本的PLL規(guī)格,但數(shù)據手冊無法針對所有可能的應用指定性能參數(shù)。因此,先仿真,然后進行實際硬件的測試就變得極為關鍵。

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