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電子發燒友網>電子資料下載>模擬數字>同步復位和異步復位的優缺點和對比說明

同步復位和異步復位的優缺點和對比說明

2020-09-14 | docx | 0.03 MB | 次下載 | 2積分

資料介紹

  同步復位:顧名思義,同步復位就是指復位信號只有在時鐘上升沿到來時,才能有效。否則,無法完成對系統的復位工作。用Verilog描述如下:

  異步復位:它是指無論時鐘沿是否到來,只要復位信號有效,就對系統進行復位。用Verilog描述如下:

  二、各自的優缺點:

  1、總的來說,同步復位的優點大概有3條:

  a、有利于仿真器仿真

  b、可以使所設計的系統成為100%的同步時序電路,這便大大有利于時序分析,而且綜合出來的fmax一般較高。

  c、因為他只有在時鐘有效電平到來時才有效,所以可以濾除高于時鐘頻率的毛刺。

  他的缺點也有不少,主要有以下幾條:

  a、復位信號的有效時長必須大于時鐘周期,才能真正被系統識別并完成復位任務。同時還要考慮,諸如:clk skew,組合邏輯路徑延時,復位延時等因素。

  b、由于大多數的邏輯器件的目標庫內的DFF都只有異步復位端口,所以,倘若采用同步復位的話,綜合器就會在寄存器的數據輸入端口插入組合邏輯,這樣就會耗費較多的邏輯資源。

  2、對于異步復位來說,他的優點也有三條,都是相對應的:

  a、大多數目標器件庫的dff都有異步復位端口,因此采用異步復位可以節省資源。

  b、設計相對簡單。

  c、異步復位信號識別方便,而且可以很方便的使用FPGA的全局復位端口GSR。

  缺點:

  a、在復位信號釋放(release)的時候容易出現問題。具體就是說:倘若復位釋放時恰恰在時鐘有效沿附近,就很容易使寄存器輸出出現亞穩態,從而導致亞穩態。

  b、復位信號容易受到毛刺的影響。

  三、總結:

  所以說,一般都推薦使用異步復位,同步釋放的方式,而且復位信號低電平有效。這樣就可以兩全其美了。

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