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Quartus II 常見(jiàn)錯(cuò)誤
1.Found clock-sensitive change during active clock edge at time 《time》on register “《name》”
原因： vector source file 中時(shí)鐘敏感信號(hào)（如：數(shù)據(jù)，允許端，清零，同步加載等）在時(shí)鐘的邊緣同時(shí)變化。而時(shí)鐘敏感信號(hào)是不能在時(shí)鐘邊沿變化的。其后果為導(dǎo)致結(jié)果不正確。
措施：編輯vector source file
2.Verilog HDL assignment warning at 《location》： truncated with size 《number》 to match size of target （《number》 原因：在HDL 設(shè)計(jì)中對(duì)目標(biāo)的位數(shù)進(jìn)行了設(shè)定，如：reg［4:0］ a; 而默認(rèn)為 32 位，將位數(shù)裁定到合適的大小 措施：如果結(jié)果正確，無(wú)須加以修正，如果不想看到這個(gè)警告，可以改變?cè)O(shè) 定的位數(shù)
3.All reachable assignments to data_out（10） assign ‘0’， register removed by optimization
原因：經(jīng)過(guò)綜合器優(yōu)化后，輸出端口已經(jīng)不起作用了
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