由于現(xiàn)場實(shí)時測量的需要，機(jī)器視覺技術(shù)越來越多地借助硬件來完成，如DSP芯片、專用圖像信號處理卡等。但是，DSP做圖像處理也面臨著由于數(shù)據(jù)存儲與處理量大，導(dǎo)致處理速度較慢，系統(tǒng)實(shí)時性較差的問題。本文將FPGA的IP核內(nèi)置緩存模塊和乒乓讀寫結(jié)構(gòu)相結(jié)合，實(shí)現(xiàn)了圖像數(shù)據(jù)的緩存與提取，節(jié)省了存儲芯片所占用的片上空間，并且利用圖像預(yù)處理重復(fù)率高，但算法相對簡單的特點(diǎn)和FPGA數(shù)據(jù)并行處理，結(jié)合流水線的結(jié)構(gòu)，大大縮短了圖像預(yù)處理的時間，解決了圖像處理實(shí)時性差的問題。

　　1 系統(tǒng)架構(gòu)和流程簡介

　　本系統(tǒng)采用了FPGA與DSP相結(jié)合的架構(gòu)，綜合了各自的優(yōu)點(diǎn)，使系統(tǒng)滿足實(shí)時性要求的同時，又可以在后續(xù)任務(wù)中完成復(fù)雜算法的處理。系統(tǒng)的整體架構(gòu)如圖1所示。

　　系統(tǒng)上電后，CCD 相機(jī)向AD 轉(zhuǎn)換芯片TVP5150輸入PAL制式模擬圖像信號，TVP5150將模擬信號轉(zhuǎn)換成數(shù)字信號后，以ITU-R BT656格式傳輸?shù)紽PGA，F(xiàn)PGA對采集到的ITU-R BT656格式的圖像數(shù)據(jù)去消隱化后進(jìn)行預(yù)處理，處理完之后傳輸?shù)紻M642的VP0口，VP0以8位RAW 格式接收圖像數(shù)據(jù)，并通過EDMA通道存儲到連接在EMIFA接口上的SDRAM 中。經(jīng)過DSP的圖像處理后，將SDRAM 中的圖像數(shù)據(jù)以ITU-R BT656的格式經(jīng)DM642 的VP2 口傳輸?shù)紻A 芯片SAA7121，然后SAA7121進(jìn)行DA轉(zhuǎn)換后，將PAL制式的模擬信號輸出到LCD顯示器上顯示。需要說明的是，TVP5150和SAA7121通過DM642的I2C總線接口配置。