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FPGA的時鐘質量對設計的影響分析資料pdf

2363796 2018-02-06 | pdf | 584KB | 次下載 | 1積分

資料介紹

FPGA的時鐘質量對設計的影響

近期，一直在調試使用 Verilog 編寫的以太網發送攝像頭數據到電腦的工程（以下簡稱以太網圖傳）。該工程基于今年設計的一款 FPGA 教學板 AC620。AC620 上有一個百兆以太網接口和一個通用 CMOS 攝像頭接口，因此非常適合實現以太網圖傳功能。CMOS 攝像頭接口沒有什么好說的，就是 IO 而已，這里先重點介紹下以太網接口。

以太網接口使用了一片 10/100M 自適應以太網收發器（PHY），型號為 RTL8201。該芯片和 FPGA 采用標準的 MII 接口進行連接。什么是 MII 接口呢？這里暫不做任何介紹，因為今天要介紹的主角不是他。關于 MII 接口等以太網知識，可以關注電子發燒友的 FPGA 以太網系列文章。簡單點說，對于以太網發送數據來說，有一個發送時鐘、一個發送使能信號和 4 位并行的數據發送信號，對于以太網接收數據，有一個接收時鐘、一個接收數據有效信號和 4 位并行的數據接收信號。在發送時，發送使能信號有效，則每個字節的數據被拆分成 2 個 4 位的數據然后通過 4 位的數據信號，通過兩個周期的時鐘信號，依次傳遞到以太網 PHY 芯片，再由 PHY 進行并串轉換，串行編碼等工作后，將數據通過網絡變壓器加載到傳輸媒介（網線）上。在這里，以太網發送時鐘是由以太網 PHY 芯片產生，然后送給 FPGA 使用的。該時鐘信號一般叫做 mii_tx_clk，當以太網速率為 100Mbps 時，該時鐘信號為 25MHz。而在 FPGA 側，為了保證數據和控制信號的傳輸能夠高度的同步于該以太網發送時鐘信號，因此往往直接使用該以太網發送時鐘信號作為相關時序邏輯的時鐘信號。也因為這個要求，問題隨之產生——該以太網時鐘信號作為眾多時序邏輯的時鐘信號，其時鐘質量和到達各個寄存器的時間最好也沒有大的偏差，這樣才能夠保證時序收斂，從而使得設計的邏輯運行穩定。

在 AC620 FPGA 開發板上，該以太網發送時鐘信號連接在了 EP4CE10F17 型 FPGA 的 D11 引腳上。而 D11 只是一個普通的 FPGA 輸入輸出管腳，非時鐘輸入管腳。因此從該引腳接入的信號如果不經過任何處理，將無法像專用時鐘輸入管腳上輸入的信號一樣被連接到全局時鐘資源上。那么該時鐘信號在 FPGA 片上進行走線時，只能使用片上的長線和短線布線資源，有時候甚至要通過 LUT 連接，才能到達各個寄存器。那么這里，問題就出現了，個人感覺的主要問題最起碼有 2 點（不足的歡迎大家補充）：

1、由于該時鐘信號是通過各種長短布線資源，甚至經過 LUT 連接才能到達其驅動的各個寄存器，因此該時鐘信號從進入 FPGA 管腳，到傳遞到各個寄存器的時鐘輸入端，其時間是很難保持相同的，距離的遠近直接決定了該時鐘信號的傳輸延遲。而這個傳輸延遲的差值，可能達到幾納秒甚至十幾納秒。這個差值，將直接影響數據的建立和保持時間，造成時序無法收斂，從而導致設計失敗。我們可以通過下圖更加直觀的分析這個問題。