FPGA在系統(tǒng)中表現(xiàn)出的特性是由芯片制造的半導(dǎo)體工藝決定的，當(dāng)然它們之間的關(guān)系比較復(fù)雜。過(guò)去，在每一節(jié)點(diǎn)會(huì)改進(jìn)工藝的各個(gè)方面，每一新器件的最佳工藝選擇是尺寸最小的最新工藝。現(xiàn)在，情況已不再如此。
　　取而代之的是，當(dāng)今的可編程邏輯供應(yīng)商必須研究各種工藝選擇，才能滿足采用FPGA的設(shè)計(jì)的各類需求。本文將介紹三類工藝特性，它們與現(xiàn)代FPGA內(nèi)部結(jié)構(gòu)的聯(lián)系，以及FPGA對(duì)采用了這些工藝的系統(tǒng)的影響。其中將特別介紹圍繞名為FinFET的晶體管加速應(yīng)用的革命性變革，Altera怎樣采用獨(dú)特的FinFET工藝，特別是Intel的14nm三柵極工藝進(jìn)一步提高FPGA密度、性能和功效，而這是平面FET技術(shù)發(fā)展根本無(wú)法實(shí)現(xiàn)的。
　　工藝特性
　　對(duì)于IC設(shè)計(jì)人員，有三類由工藝決定的特性，這些特性一起體現(xiàn)了工藝。它們是特征層距、晶體管行為和可用性。
　　層距是指成品IC類似特性之間的最小間隔，有助于確定管芯尺寸和容量，還能夠間接地決定電路速率和功耗。管芯的每一特征層——晶體管、本地互聯(lián)、接觸，以及連續(xù)的上面金屬層，都有自己的層距。由工藝工程師根據(jù)光刻極限和其他工藝約束、成本以及工藝設(shè)計(jì)人員認(rèn)為客戶會(huì)怎樣使用工藝來(lái)選擇這些不同層的間距。這些層距相互作用，決定了某一類電路中晶體管的實(shí)際密度。
　　讓我們從底層開始。在某一電路中封裝多少晶體管大致取決于兩個(gè)問(wèn)題：晶體管能夠靠得多近，互聯(lián)之間有多大的間距才能滿足它們的連接要求。兩者都會(huì)帶來(lái)限制，這取決于電路設(shè)計(jì)和布局。當(dāng)然，晶體管能夠封裝的距離有多近取決于其大小和形狀。
　　從本地互聯(lián)、接觸層往上，越到上面的金屬層堆疊（圖1），層距就越會(huì)急劇增大。一般而言，本地互聯(lián)和下面金屬層連接附近的晶體管，決定了標(biāo)準(zhǔn)單元或者SRAM等仔細(xì)封裝的結(jié)構(gòu)的密度。上面的金屬層連接電路，最終將功能模塊連接起來(lái)，實(shí)現(xiàn)總線連線，分配電源和時(shí)鐘連接。上層的數(shù)量和層距對(duì)于芯片設(shè)計(jì)人員而言也非常重要，這是因?yàn)樗鼈儧Q定了芯片不同部分之間連接的帶寬和功耗。
　　
　　圖1.堆疊越高，金屬層距越大，如這一傳統(tǒng)的Altera CPLD所示。
　　晶體管特性
　　最簡(jiǎn)單的情況是，數(shù)字設(shè)計(jì)人員對(duì)于其晶體管只關(guān)心三方面：它們有多大、晶體管開關(guān)能有多快、它們的功耗有多大。多年來(lái)，這三方面互相協(xié)調(diào)發(fā)展的非常好：每一新工藝節(jié)點(diǎn)的晶體管尺寸都在減小，開關(guān)更快，功耗更低。
　　但在最近的工藝代，隨著晶體管尺寸的減小，功耗分成了兩個(gè)不同的部分：由開關(guān)活動(dòng)造成的動(dòng)態(tài)功耗，以及晶體管無(wú)法關(guān)斷的電流所消耗的泄漏功耗。速度和動(dòng)態(tài)功耗一直是相關(guān)的，在每一新工藝節(jié)點(diǎn)，速度逐漸提高，開關(guān)功耗慢慢下降，而靜態(tài)功耗在每一新節(jié)點(diǎn)都在增大?，F(xiàn)在，如果希望晶體管非?？斓剡M(jìn)行開關(guān)，那么，它會(huì)泄漏。如果希望降低泄漏電流，晶體管的速度就會(huì)變慢。相應(yīng)地在芯片級(jí)，某些28nm SoC，一半的功耗都是靜態(tài)泄漏功耗。
　　工藝和電路設(shè)計(jì)人員對(duì)此進(jìn)行了反擊。工藝工程師為芯片設(shè)計(jì)人員提供了具有不同速度和泄漏電流的各類晶體管。電路設(shè)計(jì)人員仔細(xì)地選擇了晶體管，考慮了它們的關(guān)斷時(shí)鐘能力和供電電壓，以便有效的管理功耗。這些創(chuàng)新使得設(shè)計(jì)人員能夠開發(fā)基于單元的數(shù)字模塊，同時(shí)具有較好的峰值性能和較低的泄漏。