傳統上，降低軟件無線電（SDR）硬件的功耗一直是我們工作的重點，但是，顯而易見軟件也有重要影響，因此，需要一種降低SDR功耗的整體設計方法。一種能發揮SDR功能的測試床能幫我們解決這個問題。
　　由于像美國聯合戰術無線電系統（JTRS）這樣的計劃，軟件定義的無線電（SDR）早已被證實。然而，有許多問題嚴重地制約著SDR的廣泛部署，其中相當重要的問題就是功率。
　　功率是在設計每一個SDR子系統時的主要考慮因素，特別是因為它們要消耗比硬件無線電更多的功率。例如，為了獲得預期的無線電通信距離（依賴于鏈路的狀況，典型值為5-10千米數量級），射頻（RF）前端必須具備足夠的發射功率。同樣，對于靠電池工作的無線電設備，RF前端、調制解調器和加密處理子系統的功耗都直接影響無線電設備的壽命。此外，對由調制解調器產生的熱量進行散熱的能力直接影響到無線電設備的壽命，并且甚至可能影響到能在機箱中同時處理的通道數，且有更多的影響。
　　因此，降低一個SDR的功率有許多好處，這些好處可能甚至包括通過購買更少的備用電池而降低運營費用。在此，為了獲得其中的一些好處，我們談論的重點將放在降低SDR調制解調器功耗的整體方法上。
　　為了降低調制解調器中的功耗，大多數人首先注意的就是在處理過程中的硬件，其中，通常包含現場可編程門陣列（FPGA）、數字信號處理器（DSP）和通用目的處理器（GPP）。區分任何硬件器件的兩個功耗源——靜態功耗和動態功耗——是至關重要的。靜態功耗是一個已加電但不活躍的器件所消耗的固有功率，由晶體管的電流泄漏所控制。另一方面，動態功耗是由活躍使用的器件所消耗的功率，該功率受到若干變量的影響，包括電源電壓、對外部存儲器的訪問次數、數據帶寬，等等。檢測兩種類型的功耗是至關重要的，特別是在無線電設備具有一個通常接收比發射更長的占空周期的情形下。在GPP和甚至DSP的情形下，像頻率調節、電壓調節和電源關閉模式這樣的電源管理功能已經變得日益普遍。然而，關于FPGA又是什么情況呢？
　　
　　圖1：用于降低SDR功耗的一種真正的整體方法要采用來自每一個象限的多種技術。
　　有許多方法可以用來降低FPGA中的靜態或動態功耗，其中許多方法不是可以同時應用的。一些降低靜態功耗的方法包括三極柵氧化層電源門控。
　　利用三極柵氧化層，硅供應商在晶體管上覆蓋一層氧化層以減少泄漏；覆蓋層越厚，泄漏就越小。性能保持平衡。在內核中需要性能的地方，常見的就是采用薄的氧化層；而對于驅動較高電壓的I/O，要采用厚的氧化層。在不需要最大性能的地方，如配置SRAM，附加的中間氧化層可以極大地降低泄漏。利用這種技術的FPGA的例子包括賽靈思的Virtex-4和Virtex-5系列。
　　
　　圖2：帶有功率測量值的基于模型設計流程可以簡化對波形劃分的決策。
　　當FPGA模塊未被使用時，電源門控涉及晶體管的使用以降低待機泄漏。這種技術的一個例子可以在低功耗睡眠模式中看到。例如，如果在一個FPGA中的所有模塊都被電源門控，該器件就消耗非常小的靜態功耗。在這種情形下，平衡的是FPGA的配置的損耗，以便該器件在喚醒過程期間被完全地重配置，這個過程可能要花幾毫秒。另一方面，除了那些具有配置的模塊（比如配置存儲器）之外，如果所有的模塊都被電源門控，那么，FPGA的狀態就被保持住了。盡管喚醒時間被極大地縮短了，但是，所節省的功率遠遠不如當所有模塊都被電源門控時那樣顯著。賽靈思的Spartan-3A系列的FPGA支持兩種類型的電源門控。