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FPGA的常用設(shè)計方法包括“自頂向下”和“自下而上”,目前大規(guī)模FPGA設(shè)計一般選擇“自頂向下”的設(shè)計方法。
所謂“自頂向下”設(shè)計方法, 簡單地說,就是采用可完全獨(dú)立于芯片廠商及其產(chǎn)品結(jié)構(gòu)的描述語言,在功能級對設(shè)計產(chǎn)品進(jìn)行定義, 并結(jié)合功能仿真技術(shù),以確保設(shè)計的正確性,在功能定義完成后,利用邏輯綜合技術(shù),把功能描述轉(zhuǎn)換成某一具體結(jié)構(gòu)芯片的網(wǎng)表文件,輸出給廠商的布局布線器進(jìn)行布局布線。布局布線結(jié)果還可反標(biāo)回同一仿真器, 進(jìn)行包括功能和時序的后驗證,以保證布局布線所帶來的門延時和線延時不會影響設(shè)計的性能。
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