數字IC必備知識概念

1321493 2017-12-01 | doc | 26KB | 次下載 | 免費

資料介紹

數字IC必備知識概念

　　摩爾定律：一個芯片上的晶體管數目大約每十八個月增長一倍。

　　傳播延時：一個門的傳播延時tp定義了它對輸入端信號變化的響應有多快。它表示一個信號通過一個門時所經歷的延時，定義為輸入和輸出波形的50%翻轉點之間的時間。由于一個門對上升和下降輸入波形的響應時間不同，所以需定義兩個傳播延時。tpLH定義為這個門的輸出由低至高翻轉的響應時間，而tpHL則為輸出由高至低翻轉的響應時間。傳播延時tp定義為這兩個時間的平均值：tp=（tpLH+tpHL）/2。

　　設計規則：定義設計規則的目的是為了能夠很容易地把一個電路概念轉換成硅上的幾何圖形。設計規則的作用就是電路設計者和工藝工程師之間的接口，或者說是他們之間的協議。設計規則是指導版圖掩膜設計的對幾何尺寸的一組規定。它們包括圖形允許的最小寬度以及在同一層和不同層上圖形之間最小間距的限制與要求。

　　速度飽和效應：對于長溝MOS管，載流子滿足公式：υ = -μξ（x）。公式表明載流子的速度正比于電場，且這一關系與電場強度值的大小無關。換言之，載流子的遷移率是一個常數。然而在（水平方向）電場強度很高的情況下，載流子不再符合這一線性模型。當沿溝道的電場達到某一臨界值ξc時，載流子的速度將由于散射效應（即載流子間的碰撞）而趨于飽和。

　　時鐘抖動：在芯片的某一個給定點上時鐘周期發生暫時的變化，即時鐘周期在每個不同的周期上可以縮短或加長。

　　邏輯綜合：邏輯綜合的任務是產生一個邏輯級模型的結構描述。這一模型可以用許多不同的方式來說明，如狀態轉移圖、狀態圖、電路圖、布爾表達式、真值表或HDL描述。

　　噪聲容限：為了使一個門的穩定性較好并且對噪聲干擾不敏感，應當使“0”和“1”的區間越大越好。一個門對噪聲的靈敏度是由低電平噪聲容限NML和高電平噪聲容限NMH來度量的，它們分別量化了合法的“0”和“1”的范圍，并確定了噪聲的最大固定閾值：

　　NML =VIL - VOL

　　NMH =VOH - VIH

　　溝道長度調制：在理想情況下，處于飽和區的晶體管的漏端與源端的電流是恒定的，并且獨立于在這兩個端口上外加的電壓。但事實上導電溝道的有效長度由所加的VDS調制：增加VDS將使漏結的耗盡區加大，從而縮短了有效溝道的長度。

　　開關閾值：電壓傳輸特性（VTC）曲線與直線Vout=Vin的交點。

　　有比邏輯：有比邏輯試圖減少實現一個給定邏輯功能所需要的晶體管數目，但它經常以降低穩定性和付出額外功耗為代價。在互補CMOS中，PUN的目的是當PDN關斷在VDD和輸出之間提供一條有條件的通路。在有比邏輯中，整個PUN被一個無條件的負載器件所替代，它上拉輸出以得到一個高電平輸出。這樣的門不是采用有源的下拉和上拉網絡的組合，而是由一個實現邏輯功能的NMOS下拉網絡和一個簡單的負責器件組成。

　　時鐘偏差：我們一直假設兩相時鐘CLK（_________）和CLK完全相反，或產生反相時鐘信號的反相器的延時為0。但事實上，由于布置兩個時鐘信號的導線會有差別，或者負載電容可以因存儲在所連接的鎖存器中的數據不同而變化。這一影響稱為時鐘偏差。

　　流水線：流水線是一項提高資源利用率的技術，它增加了電路的數據處理量。我

　　們在邏輯塊之間插入寄存器，這使得一組輸入數據的計算分布在幾個時鐘周期中。這一計算過程以一種裝配線的形式進行，因此得名流水線。

　　電壓傳輸特性（VTC）：一個邏輯門輸出電壓和輸入電壓之間的關系。

　　信號擺幅（Vsw）：最高輸出電平VOH與最低輸出電平VOL之差。

　　扇出：連接到驅動門輸出端的負載門的數目。

　　扇入：一個門輸入的數目。

　　MOS晶體管的閾值電壓：MOS晶體管發生強反型時VGS的值。

　　體效應：MOS晶體管的源極和襯底的電壓不相等。

　　亞閾值：對于NMOS晶體管，當VGS低于閾值電壓時，MOS晶體管已部分導通，

　　這一現象稱為亞閾值。

　　閂鎖效應：在MOS工藝內，同時存在的阱和襯底會形成寄生的n-p-n-p結構，這些類似閘流管的器件一旦激發即會導致VDD和VSS線短路，這通常會破壞芯片。