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針對在電網三相電壓不平衡時傳統鎖相環不能準確檢測基波正序相位的問題，設計了一種雙正弦幅值積分器解耦鎖相環（decoupled double sinusoidal amplitude integrator phase-locked loop， DDSAI-PLL）。該鎖相環利用正弦幅值積分器的頻率選擇特性，在αβ 坐標系下采用正負序解耦結構實現了正序分量的完全提取。同時引入一階負反饋系統作為頻率自適應環節，使鎖相環在電網頻率發生偏移時仍然可以對基波正序頻率進行準確估計。建立了DDSAI-PLL 的數學模型，并對其關鍵參數進行了設計。最后使用DSP 實現該鎖相環，并在電壓畸變條件下與傳統的同步參考坐標系鎖相環（SRF-PLL）進行了對比實驗，結果證明了所提鎖相方法的有效性。
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