數字革命通過改造人們與周圍世界的關系已經改變了我們通信、工作和旅行的方式。數字化電子設備通過支持由各種便攜式、可訪問的交互式通信媒體構成的巨大網絡已經改造了我們的世界。然而，數字技術大有前途的優勢只有當它和模擬技術的能力一樣好時才能體現出來，以便忠實地將由“1”和“0”表示的數字語言還原為原始的模擬信號。

數字革命的進步一直遵循摩爾定律——芯片中的晶體管數目每18個月翻一番。而模擬技術遵循的則是墨菲定律來表述——如果可能出現任何錯誤的話，那么，一定是定律本身的錯誤。模擬技術以更為有規律的步調發展，支配其發展的不是工藝的增強，而是在電路和物理晶體管建模中的創新。這些技術創新從多個維度逐步提高性能、降低功耗和提高集成度。

集成趨勢和靈巧劃分案例
集成趨勢是隨著產量和系統成熟程度而變化的；在許多情況下，系統的認可和單位產量絕不能證明經過多輪改進的開發是正確的。在其它一些諸如基站、儀器儀表和軍事的應用中，嚴格的性能要求導致必須采用分立方案實現。在有些情況下，例如用戶普遍認可的蜂窩和Wi-Fi網絡，競爭壓力迫使不斷降低成本。由于技術的部署成本越來越昂貴(例如掩模工藝、測試工具和工程成本)，從而需要回報來支撐相關研發投資的增加。同時，競爭壓力迫使公司在標準生命周期的早期大量投資。如果市場已經起飛，而一個公司的芯片組還沒有準備好，那么其結果可能是非常可怕的。

事實上，為了確保當市場起飛時一切都準備好，企業不得不做前期投資，而且這種投資金額越來越高；與此同時，客戶要求他們的供應商提供越來越高的性能。如何從當今復雜的通信系統所要求的研發投入中獲得可接受的回報成為一個非常棘手的問題。根據SoC的復雜程度——90nm線寬制造工藝所需的開發成本可以很容易就達到1千萬到2千萬美元，有時甚至更高。一個新設計的成功與否取決于對其IP頗有價值的市場的認知，以及后續各階段為滿足用戶需求的合作伙伴的選取。能夠全面解決各方面系統開發問題的公司越來越少。然而，重點放在性能成本、上市時間和資金回報卻是最根本的要求。

對于新興的通信應用(例如WiMAX)，第一代系統通常已經采用多芯片IC進行開發。媒體訪問控制器(MAC)和調制解調器部分可采用FPGA和現成的DSP；射頻(RF)部分通常采用分立元件，例如LNA、混頻器和頻率合成器，使用ADC和DAC橋接模數之間的鴻溝。隨著產量增加，數字邏輯各部分經常被集成到一塊特定的ASIC上，在某些情況下，為了與高集成度的RF解決方案一起使用，ADC/DAC也被集成到數字ASIC上。對于尺寸受限制的其它應用，例如手機和USB軟件狗，模擬和數字功能模塊需要被集成在一起，或者在一個系統中采用多芯片模塊封裝，或者采用單芯片。有許多不同的方法可以用來減小芯片面積和降低成本，而現在的發展趨勢是隨著產量的上升、芯片面積和成本下降。在某些情形下，成本為王，甚至可以犧牲RF性能(例如，一些WLAN消費應用)，盡管用戶可能沒有認識到這一點。而在另一些情形下，芯片面積是關鍵，所以功能的集成度是驅動力。

成功的秘訣不止一條。各個企業憑借許多不同的集成方法和降低成本策略已經取得了成功。顯然，開發方案的選擇必須使電子材料成本(eBOM)、封裝尺寸和上市時間最小。系統劃分的靈巧設計對取得成功起到重要作用。

圖1：混合電路中模擬和數字的傳統劃分方法。

傳統劃分方法：上市時間風險
將混合信號電路集成到一顆數字ASIC上會帶來許多實現難題，并且產生上市時間問題，更重要的是給產品帶來了收益時間風險。即使混合信號內核已經單獨得到驗證，其性能卻取決于集成環境。其中電源布線、寄生電容和工藝變化——這些對于純數字芯片并不重要的問題——現在都變得格外重要。

從經過FPGA驗證的純數字設計到流片生產需要2~6個月的時間，主要取決于復雜度、設計流程和自動化工具。另一方面，完成混和信號設計到首次流片所需要的時間是數字設計的三倍——假設模擬內核是現成的且所選擇的制造工藝適當且經過驗證。由于信號幅度處于微伏范圍的模擬電路對數百萬個晶體管開關所產生的噪聲特別敏感，所以需要特別關注并進行多次設計和布線檢查，從而增加了流片生產周期和提供樣片的時間。

問題并非無法克服。有多種方法可以用來減輕電路中的相互干擾，但這些方法都需要精心設計定制的掩模版圖，它需要工程時間和資源。當然需要開發一套完整的可能超出工程團隊能力范圍的新的核心能力。

評估板的設計和布線也對器件的混合信號部分的性能有著重要影響。在參考設計板上的模擬I/O對外部噪聲很敏感，所以設計的混合部分的電源布線需要高度隔離。除去模擬I/O會使噪聲耦合問題減到最小，此外，可以解決來自不同廠家提供的模擬內核(例如，RF芯片和混合信號轉換器內核)的接口問題。例如，一些現有的ADC內核推薦采用一個分立5V運放驅動緩沖器，以達到產品使用說明中規定的性能。對于采用更小線寬(例如130nm或90nm)工藝制造的調制解調器，當使用不同廠商的RF芯片時，必須減少信號擺幅和共模電平并加以匹配。這些附加的考慮還需要寶貴的工程資源。

為了爭奪市場份額，在市場上屈居第二通常意味著必須大幅度削減產品價格。如果選擇純數字或FPGA設計流程則可以把產品大規模生產的時間縮短6~12個月。

獲得功能正常的硅片僅僅是第一步——把混合信號IC投入生產卻面臨其自身的挑戰。混合信號電路對一些工藝變化很敏感，例如門限、泄漏、材料電阻和其它工藝參數。通常，隨著混合信號的性能降低，系統性能也將隨之降低。

對于大規模生產的產品市場，具備多個制造基地的生產能力是確保及時供貨和最優化成本的根本保證。相對于數字設計對制造廠的選擇時無所謂而言，而將混合信號電路的生產轉移到不同的制造廠則是很花費時間的，而且可能需要大面積的重新設計和優化技能。將資源與不同制造商的制造流程整合在一起通常是很困難的，盡管這些資源在其它地方卻都用得很好。

傳統劃分存在的另一個重要問題是它需要一個成對匹配方法。換言之，因為ADC和DAC與RF部分是分離的，所以迫使兩顆芯片和多個功能電路之間共同參與同一實時環路，例如自動增益控制和發射功率控制環路。為了最優化由分立器件構成的參考設計，要預先做一些重要工作。

以上這些模擬信號和混合信號設計所面臨的挑戰使系統級設計團隊減少了對其核心競爭力的關注，并且可能推遲新產品投放市場的時間。

靈巧劃分
隨著RF CMOS工藝的成熟以及模擬和RF建模能力的進步，現在就有可能將數據轉換器和其它混合信號模塊集成到RF IC之中。下面將介紹為何在一些通信系統中用數字接口替代傳統模擬基帶接口，從而提供一種“靈巧”的系統劃分方法。

這里推薦的劃分方法包括對諸如RF系統級芯片之類的功能單元的適當劃分，從而提供一套完整的從RF到數字轉換的解決方案，其中包括控制環路所需要的全部功能，如自動增益控制、發射功率控制和RF校準環路。在射頻前端引入控制環路不但便于使用而且更易于與不同數字基帶物理層(PHY)調制解調器的混合和匹配。ADI/Q數字I/Q接口是為RF前端和數字基帶之間的接口而提供的。該接口包含雙向控制線和數據線，并支持互操作性且易于使用。實時軟件控制的減少導致系統的設計更為簡單。全部模擬信號和RF專用控制部分都被劃分到RF前端。