簡介

　　本文介紹一種新的方法，這種方法可以從RTL設計環境中，自動生成一個芯片設計的門級波形，而不需要事先建立門級的環境。這種新的波形生成使用降低門級功耗的方法，通過使用Springsoft 和Cambridge Silicon Radio公司已建立電力評估流程與工具的相關EDA技術，完成評估與建立時間，可以從原先耗費的幾個星期，縮減至幾個小時之內。這項重大的功耗降低與設計生產力的增加，使得CSR分析電源功耗的特性，相比實際上可能使用的傳統、高效率的門級分析，在設計流程方面會顯得更早一些。此外，新方法產生的波形，跟那些門級仿真的波形相同（或幾乎相同）。因此，該設計可以分析并優化迭代整個綜合設計流程，使得許多早期的檢測與電力解決問題變得更加的容易。本文主要論述：

　　1 功率分析與挑戰

　　2 新的自動門級波形生成方法

　　3 Springsoft公司的Siloti?可視自動化系統

　　4 分析結果
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　　功率分析與挑戰

　　一個減少功耗分析成本的方法，是使用寄存器傳輸級（RTL）設計。盡管相比起門級分析，實現起來會更加的快捷與容易，但是受到器件合成、地點，綜合線路等許多變數的影響，

　　RTL設計的準確性僅僅只是有限的20%~25%。這些變量包括合成器的各種會話時間限制，以及RTL設計的實現選擇。例如，使用特殊電池或者時鐘樹插入技術。因此，RTL分析不足以通過微調，來達到一個復雜超大規模集成電路低功耗設計的目標。這比較適合功率特性的設計修改和跟蹤趨勢的對比。然而，這對于相關產品設計與生產來講，仍然不夠精確，特別是一些必須要符合嚴格電源規格的特殊設計。

　　有幾種方法可以用來精確地估計功率消耗。一種共同的做法是在同一路由表中，通過發送端和路由表結合使用，全注釋模擬來估計真實情景，使用標準或非標準延遲格式（SDF）。在這種方法中，所有的時鐘樹和導線電容應被重視納入為最準確的估計方式，這種方法需要造就門級的設計環境。

　　門級波形生成的挑戰

　　生成一個門級仿真環境是一項非常需要努力的任務，因為它們的命名在合成與仿真的不匹配。相比使用模擬接口，合成通常表現在不同的RTL接口上。由于在合成過程中，信號不能保持完整性，匹配新接口的過程，將是一項繁瑣、費時的手工任務。此外，在往后的端點和路由上，該接口可以完全改變，以使其工作在更高的效率上。

　　此外，這種傳統生成波形的方法，總需要模擬運行的時間從零開始。這不僅導致了較長的模擬運行時間，也使得為設計團隊找到周期相關的功率估計任務更為必要。鑒于門級傳輸水平（GTL）波形文件的龐大與復雜，手動定位周期相關將是非常耗費時間的。

　　由于長時間的模擬運行，大量的匹配和調試命名，并努力找到功率相關所需的模擬周期，只有在項目的最后階段，許多設計小組才進行門級電路的仿真。這在優化功率效率流程上顯得太晚了。事實上，許多設計團隊在完成項目之前放棄了功率分析階段——他們僅僅只是時間用完了。

　　新的自動門級波形生成方法

　　新方法由英國CSR公司和思源科技公司共同制定

　　1 自動生成準確門級波形；

　　2 使設計團隊在RTL環境中關聯和分析結果，消除使用的必要性，并提出門級設計環境；

　　3 消除必要性，并從零開始為每個功率做運行分析；

　　4 保持建立功率估計方法和工具流程沒有變化。

　　該設計通過結合了思源已有Siloti可視自動化系統和使用CSR腳本定期合成、端點、及路由工具，生成的CSR地圖文件。類似某些仿真與FPGA設計工具，這項可視自動化系統可以從基本信號波形中提取全波形（觸發器輸入）。此外，在RTL中，設計將映射每個門級觸發器到相應的源觸發器上。功能的結合是為了從RTL中提取必要的信號。這樣的結果是，一個門級的波形跟RTL仿真派生出來的波形基本上是相同的（或者是幾乎相同）。因此，它可以通過表單項的每個端口獲取切換速率——這也正是所需數據的準確的功率估計。

　　這種自動生成活動端口數據大大地減少了生成門級波形上的時間和精力，并消除了必須的門級電路測試環境。在波形產生后，使用CSR已有功率估算流程進行能耗分析，這種新的估算方法無需改變波形。

　　使用新的估計方法，門級波形可以根據相應的范圍和時間域產生波形，消除了模擬運行需要從零開始生成的限制。該方法也可以用于驗證運行于內部驅動設計的測試部分。比如，用CPU默認頭文件代替CPU RTL電路。

　　可視自動化技術

　　新方法采用的兩個主要工具的功能——“假設重復”和“相關性”——和RTL模擬波形作為輸入激源，重新運行門級模擬。

　　“假設重復”與先前生成的波形數據，作為輸入激源，重新模擬用戶指定的設計。用戶還可以為模擬指定時間窗。

　　“相關性”從RTL映射信號到門級，反之亦然。

　　在功率分析上，該技術用于映射RTL信號波形到門級波形，以便為了更好的重復模擬驅動。

　　上述波形數據（被稱為快速信號數據庫FSDB），是思源Verdi可視自動化調試系統的一項開放的部分，并且它已得到許多第三方工具的支持。

　　正如新方法要求的CSR功率估計方法無需改變，使得可視自動化技術要求CSR工具流也無需作出改變。當模擬繼續使用諸如Cadence的統一模擬器時，流程繼續使用傳統物理設計工具，例如Synopsys設計編譯器，IC編譯器，PrimeTime PX工具等。

　　可視自動化工具輸入、映射文件生成和執行流程如下所示：

　　工具輸入

　　該工具使用下面的輸入數據來生成門級波形（參見圖1）：

　　1 RTL模擬仿真中的快速信號數據庫FSDB、波形及其范圍，必須重新生成。

　　2 從每個必要的門級信號到RTL快速信號數據中相應的RTL信號的門級到RTL的映射文件。在重復模擬實驗中，用戶還可以匹配信號到一個固定的恒定值上。

　　3 門級文件列表包含了編譯門級網表命令（除去任何測試）。該文件也包含了“定義”和其他任何的編譯選項。

　　4 配置文件指定用戶設置“假設重復”運行，關鍵參數包括如下：

　　（1）從模擬運行、到門級波形生成的門級設計范圍；

　　（2）開始和結束時間的門級波形時間范圍；

　　（3）模擬與仿真編譯腳本和設置；

　　（4）模擬與仿真運行腳本和設置；

　　（5）SDF文件和路徑使用，其他。

　　圖片1：工具輸入流

　　映射文件生成

　　由CSR公司開發的映射文件生成工具，包含了觸發器映射和輸入映射。

　　觸發器映射可以從等價輸出檢查工具，或者合成/地點，線路工具輸出衍生。

　　當門級層次結構確定以后，門級輸入映射將會是一件簡單的事情。當門級層次沒有確定時，把輸入映射到最高層次，就像確定一個高層次的物理設計宏，這是非常必要的。在這樣的情況下，足以進行時鐘映射、可測試性設計（DFT）信號，例如內置自測試（BIST），掃描，以及具體的控制信號。映射驅動所有適當的時鐘和控制輸入所需要的范圍。它同時也失去了某些接口數據，比如存儲輸出直到第一個樣本，并從輸入采樣到第一個采樣觸發器間切換信息。然而，這一損失對總功率估計的影響可以忽略不計。

　　執行流程

　　執行流程有三個階段：提取、編譯和仿真。

　　在提取階段，工具使用輸入文件和用戶設置產生兩項主要組成部分：

　　新的設計實驗源文件進行設計提取選定的范圍，這是DUT的重復模擬實驗。

　　新的測試文件，使用RTL仿真結果（FSDB）作為輸入刺激，在重復模擬中提取DUT。

　　然后，設計準備編譯和重復模擬。工具會自動驅動編譯，并執行仿真任務。使用通用仿真工具，比如Synopsys公司的VCS和Cadence的統一模擬器（IUS），在模擬設計編譯階段產生波形。

　　在一定時間和范圍內生成的門級波形后，它可以使用任何流行的功率估計方法處理。如果一項給定的功率估計方法不能接受FSDB作為直接輸入，還可以通過轉換FSDB輸出至其他格式，例如VCD、SAIF文件，這些格式可使用在任何的功率估計方法中。

　　分析結果

　　準確性

　　新的波形產生結果，與傳統仿真生成的門級波形進行比較。新流程產生的門級波形，與傳統方法生成的波形，相同或者幾乎相同。下面對五個案例進行分析和比較，結果如下：

　　1 在設計中從零時間開始，包括記憶體，使用新的流程設計，導致產生與傳統零延遲門級流程完全相同的波形。

　　2 重復之前的設計比較，包括記憶體部分，并取得相同的實驗結果。

　　3 在設計中使用新的流程，包括記憶體部分，在一個特定的時間點（非零點）產生波形，隨著具體時間模擬傾斜波形，產生與門級仿真相同的波形。

　　4 與記憶體部分，一起重復之前的設計比較，關于門級仿真新流程，幾乎實現了數據100%的準確性。兩者唯一的區別是，內存輸出到第一個樣本的路徑不同。但這點小差異并沒有影響功率分析結果。在添加硬件宏輸出后，比如內存數據輸出引腳，到相應的映射文件，這種方法也可以取得100%準確性。

　　5 在設計中使用新的流程，驅動唯一必要的輸入時鐘，并測試模式引腳與特殊控制，對所有的“觸發器-觸發器”路徑產生與門級模擬相同的波形。只有從輸入到第一個樣本之間的路徑是不相關的。在一個大型設計中會包含許多這樣的路徑，路徑的相關性可高達99%。這種情況是典型的，新一代功率估計選擇方法，使用post-place和路由表生成最終波形。

　　表現結果

　　實例所產生的門級波形結果和功率性能估計包括：

　　1 門級環境生成的波形塊（預置端點和線路）約有1.4百萬個位置點，1000個輸入端口，100us（大概40K個周期）大約花費60分鐘的時間。總功率估計時間為2個小時，包括加載數據庫到PrimeTime PX，生成映射文件，運行工具，從門級波形產生SAIF文件，并使用PrimeTime計算功率消耗。

　　2 一個時鐘波形大約生成1.6百萬個位置元素：400us（大概150K個周期）在90分鐘內完成。整個功率估計流程大約執行2.5個小時。

　　3 大約花一個小時，時鐘波形產生約1.4百萬個位置元素。利用 “點- 路徑”網表和使用Specman存根代替若干CPU在RTL環境下執行生成的RTL FSDB庫進行發送。在前一波形塊中，“點 – 路徑”網表的功率估計，在三個項目周期后被棄用。因為項目要求STUB接口和“點 – 路徑”接口的匹配屬于過渡階段。

　　更多的自動化

　　設計團隊可以進一步自動化和擴展新門級波形生成分析能力，通過使用思源的verdi3自動化調試系統進入流程，然后使用Verdi互操作性應用程序（VIA）平臺。上述整個流程可以與Verdi的圖形用戶界面和數據庫基礎集成。以便于從下游功率估計工具包含結果。這使得設計團隊把相關功率特性與具體的設計實例關聯起來，從而大大地提高了可視化與精度的分析。