導(dǎo)讀：

通過上一篇文章“時(shí)鐘管理技術(shù)”，我們了解Xilinx 7系列FPGA主要有全局時(shí)鐘、區(qū)域時(shí)鐘、時(shí)鐘管理塊（CMT）。 通過以上時(shí)鐘資源的結(jié)合，Xilinx 7系列FPGA可實(shí)現(xiàn)高性能和可靠的時(shí)鐘分配，以滿足各種設(shè)計(jì)需求，并提供時(shí)鐘驅(qū)動(dòng)邏輯資源的靈活性和可擴(kuò)展性。那今天我們一起解剖Xilinx 7系列FPGA的時(shí)鐘結(jié)構(gòu)，看看它到底如何實(shí)現(xiàn)如此豐富的時(shí)鐘資源并能夠做到完美平衡。

先打一針預(yù)防針，基于FPGA的時(shí)鐘結(jié)構(gòu)相關(guān)知識(shí)本身比較復(fù)雜，讀者必須認(rèn)真跟著節(jié)奏閱讀，我將以更形象和更通俗易懂的描述/示圖帶大家了解FPGA整個(gè)時(shí)鐘樹框架、涉及的名稱概念、區(qū)域時(shí)鐘、時(shí)鐘管理塊（CMT）等概念。

先拋出一個(gè)問題：FPGA如果不設(shè)計(jì)合適的時(shí)鐘結(jié)構(gòu)會(huì)有什么后果？

如上圖所示：CC表示引入外部時(shí)鐘的引腳，其他幾個(gè)黑點(diǎn)分布在不同bank的邏輯電路，且為同一時(shí)鐘域的邏輯電路，要求時(shí)鐘同步。通過上一篇文章大家可知，因?yàn)椴季€長度不同，很容易出現(xiàn)時(shí)鐘skew（偏斜），沒法同步。

通過對(duì)比上面兩個(gè)示意圖，大家可能知道答案了。左側(cè)是沒有專用的時(shí)鐘結(jié)構(gòu)，分散在不同bank的邏輯僅靠FPGA內(nèi)部IO布線資源不可能做到時(shí)鐘同步。而右側(cè)的紫色、綠色、黃色“柱”都是FPGA的專用時(shí)鐘布線通道，均勻排列并橫跨到每一個(gè)bank。CC引腳可直接連到這些專用時(shí)鐘通道上。理想狀態(tài)下，F(xiàn)PGA內(nèi)的任何地方都可以做到時(shí)鐘同步。

有了這個(gè)“引子”，再理解下文的時(shí)鐘架構(gòu)解剖就簡單多了。

Xilinx-7系列時(shí)鐘架構(gòu)

高層次時(shí)鐘架構(gòu)視圖（xilinx 7系列原文檔）

1. 注：
2. 不熟悉FPGA時(shí)鐘結(jié)構(gòu)的讀者第一次看到xilinx 原文檔和學(xué)習(xí)肯定有點(diǎn)懵圈，很難理解圖示的時(shí)鐘資源劃分。我先詳細(xì)解釋視圖中的每一個(gè)名詞概念，如果暫時(shí)不理解概念沒有關(guān)系，因?yàn)槲以诤笪闹匦庐嬃艘粡垥r(shí)鐘架構(gòu)圖，用更通俗易懂的話總結(jié)其內(nèi)部時(shí)鐘結(jié)構(gòu)的設(shè)計(jì)特點(diǎn)，我相信讀者會(huì)柳暗花明又一村。

Horizontal Center：“水平中心”這里指的是一個(gè)水平分界線的概念，沒有特定的時(shí)鐘電路。它將FPGA平均劃分為上下兩個(gè)區(qū)域的分界線。horizontal center 的主要作用是有利于幫助設(shè)計(jì)人員布局和約束時(shí)鐘資源，方便設(shè)計(jì)人員在特定區(qū)域內(nèi)管理和規(guī)劃時(shí)鐘資源在FPGA布局中的約束和分隔。限定某些時(shí)鐘資源的范圍，使其僅在特定的區(qū)域內(nèi)使用。

Clock Backbone：時(shí)鐘骨干（從分界線角度也可將它看作是垂直中心線，不過時(shí)鐘骨干有特定的時(shí)鐘資源電路）。它將FPGA分為對(duì)稱的左右兩個(gè)區(qū)域，從名字上可知，這是FPGA的時(shí)鐘主干通道，所有的全局時(shí)鐘布線均要從時(shí)鐘骨干經(jīng)過。

Clock Region：時(shí)鐘區(qū)域，F(xiàn)PGA內(nèi)部被分成了很多個(gè)時(shí)鐘區(qū)域。每個(gè)時(shí)鐘區(qū)域的高度為50個(gè)CLB，并跨越芯片一半“面積”（可以先簡單理解為，一個(gè)時(shí)鐘區(qū)域?qū)?yīng)有一個(gè)IO bank），讀者可跳過此處，參見下文“clock region”先對(duì)時(shí)鐘區(qū)域的概念、包含哪些資源做大致了解。

HROW：時(shí)鐘區(qū)域的水平時(shí)鐘行（Horizontal ROW）。位于時(shí)鐘區(qū)域水的水平中心線，從水平方向貫穿每個(gè)時(shí)鐘區(qū)域的中心區(qū)域，將時(shí)鐘區(qū)域分成上下完全一致的兩部分。HROW上方和下方的時(shí)鐘資源通過HROW進(jìn)行連接和路由。HROW主要用于在時(shí)鐘區(qū)域內(nèi)傳遞和分配時(shí)鐘信號(hào)，使時(shí)鐘能夠到達(dá)區(qū)域中的各個(gè)時(shí)鐘點(diǎn)和時(shí)序資源。

I/O Column：I/O"列",FPGA通常將一組I/O （輸入/輸出引腳）資源稱為一個(gè)I/O BANK，每個(gè)BANK大小一樣。布局上，這些I/O BANK 對(duì)稱位于Clock Backbone（垂直中心線）的兩側(cè)，所以從物理布局上看，一邊的I/O Banks確實(shí)有”列“的意思（參見下文時(shí)鐘架構(gòu)簡圖）。這種布局設(shè)計(jì)可以提供更好的布線和連接選項(xiàng)，以滿足不同的設(shè)計(jì)需求。

CMT Column：CMT“列”，同理，對(duì)應(yīng)每一個(gè)BANK都有一個(gè)CMT（時(shí)鐘管理塊）。物理布局上，7系列FPGA也是有左右兩”列“CMT Columns 。每個(gè)CMT 包含一個(gè)混合模式時(shí)鐘管理器（Mixed-Mode Clock Manager，MMCM）和一個(gè)鎖相環(huán)（Phase-Locked Loop，PLL），它們提供了時(shí)鐘頻率合成、去抖動(dòng)和濾波等功能。CMT Backbone把各個(gè)CMT 連接在一起。

CMT Backbone：時(shí)鐘管理器（CMT）骨干，CMT之間的互連通道。它跨越了整個(gè)FPGA的高度，它提供了上下相鄰的時(shí)鐘區(qū)域的時(shí)鐘傳遞路徑和連接。CMT Backbone在整個(gè)FPGA中起到關(guān)鍵的作用，確保時(shí)鐘信號(hào)的準(zhǔn)確傳遞和同步。

GT Column：GT“列”，同理，F(xiàn)PGA通常將一組GT（一個(gè)或多個(gè)高速串行通道）資源稱為一個(gè)GT BANK。物理布局上，7系列FPGA也是有左右兩“列“GT Banks 。GT是用于支持高速數(shù)據(jù)傳輸?shù)奶厥夤δ苣K，通常用于實(shí)現(xiàn)高速串行接口協(xié)議，如PCI Express、Ethernet、USB等。GT Column通常與I/O Column和CMT Column相鄰。

時(shí)鐘結(jié)構(gòu)、資源解剖

注：

假設(shè)xilinx 7系列某一款FPGA共8個(gè)I/O bank，我用上圖詳細(xì)解剖其時(shí)鐘結(jié)構(gòu)：如圖可見，共劃分8個(gè)Clock Region（時(shí)鐘區(qū)域），Clock Backbone（時(shí)鐘骨干）將8個(gè)時(shí)鐘區(qū)域分成左邊4個(gè)和右邊4個(gè)兩個(gè)對(duì)稱部分。然后HROW從水平方向貫穿每個(gè)時(shí)鐘區(qū)域的中心，并與時(shí)鐘骨干相連。每個(gè)時(shí)鐘區(qū)域都含有一個(gè)CMT（時(shí)鐘管理塊），然后每個(gè)時(shí)鐘區(qū)域的CMT則通過CMT Backbone(CMT 骨干)相連，且CMT骨干還與HROW相連。因此任何一個(gè)時(shí)鐘區(qū)域內(nèi)的時(shí)鐘都可通過CMT骨干、HROW、時(shí)鐘骨干到達(dá)另一個(gè)時(shí)鐘區(qū)域。

看上去有點(diǎn)像人背上的骨骼，通過脊柱均勻?qū)ΨQ的分布到各個(gè)時(shí)鐘區(qū)域。

注：

下圖則是將一個(gè)時(shí)鐘區(qū)域內(nèi)的主要資源全部示意出來：包括CLB，塊RAM，DSP，GT，IO Bank，CMT等時(shí)鐘資源。結(jié)合本合集的第一篇文章，是否發(fā)現(xiàn)，F(xiàn)PGA其實(shí)就這么回事。

總結(jié)來說，F(xiàn)PGA實(shí)際上就是被分成很多個(gè)大小一樣時(shí)鐘區(qū)域，每個(gè)時(shí)鐘區(qū)域既可單獨(dú)工作又可通過全局時(shí)鐘Clock BackBone統(tǒng)一工作，同時(shí)水平相鄰的時(shí)鐘區(qū)域又可通過HROW來統(tǒng)一工作，上下相鄰的時(shí)鐘區(qū)域又可通過CMT Backbone統(tǒng)一工作。

時(shí)鐘區(qū)域（clock region）

Vivado 7系列某FPGA implementation 的device視圖

注：

閱讀到這里，大家應(yīng)該對(duì)“時(shí)鐘區(qū)域”的概念有了一定的了解，為了大家對(duì)時(shí)鐘區(qū)域有更真實(shí)形象的理解，我截取了Xilinx 開發(fā)工具vivado 下某設(shè)備的布局布線視圖。

Xilinx FPGA中的X0Y0等類似的命名表示一個(gè)時(shí)鐘區(qū)域（Clock Region）。Xilinx FPGA使用X、Y和數(shù)字索引來命名時(shí)鐘區(qū)域塊。X和Y表示FPGA芯片的行和列，而數(shù)字索引表示時(shí)鐘區(qū)域塊在FPGA芯片內(nèi)的位置。例如，X0Y1表示FPGA芯片的第一行第二列的時(shí)鐘區(qū)域塊。

通過對(duì)FPGA芯片進(jìn)行時(shí)鐘區(qū)域塊的劃分，設(shè)計(jì)工程師可以更好地組織和管理邏輯資源和時(shí)鐘資源，以優(yōu)化時(shí)序性能、減少時(shí)鐘相關(guān)問題，并實(shí)現(xiàn)設(shè)計(jì)的高性能和穩(wěn)定性要求

注釋：

1. 時(shí)鐘區(qū)域的數(shù)量隨器件大小而變化，從最小器件的一個(gè)時(shí)鐘區(qū)域到最大器件的24個(gè)時(shí)鐘區(qū)域，以上截圖為20個(gè)時(shí)鐘區(qū)域。
2. 7系列為例，每一個(gè)時(shí)鐘區(qū)域包含50個(gè)CLB（可編程邏輯塊），1個(gè)I/O Bank（含50個(gè)IO引腳），10個(gè) 36K 塊RAM（其中一半的塊RAM專門用于PCIe。），20個(gè)DSP 和12個(gè)BUFH（水平時(shí)鐘緩沖器），1個(gè)CMT（PLL/MMCM，時(shí)鐘管理塊），1個(gè)GT quad（4個(gè)串行收發(fā)器）。
3. 一個(gè)時(shí)鐘區(qū)域內(nèi)的可用時(shí)鐘資源和連接特性說明：

一個(gè)時(shí)鐘區(qū)域內(nèi)的可用時(shí)鐘資源和連接特性

全局時(shí)鐘緩沖器（BUFG）可以通過HROW驅(qū)動(dòng)到每個(gè)時(shí)鐘區(qū)域。水平時(shí)鐘緩沖器（BUFH）通過HROW驅(qū)動(dòng)到區(qū)域中的每個(gè)時(shí)鐘點(diǎn)。BUFG和BUFH在HROW上共享路由通道。I/O緩沖器（BUFIO）和區(qū)域時(shí)鐘緩沖器（BUFR）位于I/O Bank內(nèi)。BUFIO僅驅(qū)動(dòng)I/O時(shí)鐘資源，而BUFR驅(qū)動(dòng)I/O資源和邏輯資源。BUFMR使BUFIO和BUFR實(shí)現(xiàn)多區(qū)域級(jí)聯(lián)。時(shí)鐘引腳（CC）將外部時(shí)鐘引入FPGA內(nèi)部時(shí)鐘資源。

總結(jié)

本文主要讓讀者了解和掌握FPGA的時(shí)鐘結(jié)構(gòu)特點(diǎn)、雖然是以Xilinx 7系列FPGA為例，但大同小異，基本原理相同。有關(guān)7系列FPGA內(nèi)部更詳細(xì)的時(shí)鐘結(jié)構(gòu)和時(shí)鐘資源怎么使用，請(qǐng)參考ug472_7Series_Clocking.pdf。下一篇時(shí)鐘篇3將重點(diǎn)介紹CMT和時(shí)鐘資源的使用范例，敬請(qǐng)期待！