跨時鐘域問題（CDC，Clock Domain Crossing ）是多時鐘設計中的常見現象。在FPGA領域，互動的異步時鐘域的數量急劇增加。通常不止數百個，而是超過一千個時鐘域。讓我們來評估為什么跨時鐘域問題（CDC，Clock Domain Crossing ）是一個長期存在的問題，它的影響以及可用的補救指導原則來確保FPGA設計的可靠性。

只要數據從由一個時鐘驅動的觸發器傳輸到由另一個時鐘驅動的觸發器，就會發生跨時鐘域問題（CDC，Clock Domain Crossing ）的問題。 CDC問題可能會導致ASIC和FPGA器件出現大量故障。 CDC的后果是亞穩態效應，導致功能性非確定性（下游數據的不可預測性，并且這中現象也有可能會導致數據丟失）或者出現數據不一致性的現象（當CDC在總線信號的子集上跨域發送的延遲等待時間，導致出現不一致的捕獲事件）。

通過并行切換輸入數據和采樣時鐘（在上圖中底層門電路的并行切換窗引入泄漏電流），任何觸發器都可以進入這種狀態。減緩亞穩效應的已知方法是使用同步器。同步器可以定義為對異步信號進行采樣并輸出與本地采樣時鐘同步的推導信號的邏輯實體。它通常不合成，而是在設計中預先實例化或呈現為宏形式。一個好的同步器應該是可靠的，具有低延遲，低功耗和低面積的影響。同步器最簡單的實現是使用兩個背靠背的觸發器。第一個觸發器將異步輸入信號采樣到新的時鐘域，并等待整個時鐘周期以允許任何亞穩態穩定下來。第一級的輸出信號被同一時鐘采樣送到第二級觸發器中以產生穩定而同步的輸出。

數據同步器 - 有兩種基本方法可用于通過時鐘域邊界傳輸數據信號。第一種基于接收域中的使能控制數據捕獲，第二種基于使用雙端口FIFO順序對數據寫入和讀取。基于控制的數據同步器 - 在這種類型的同步器中，使能信號負責通知接收域數據是穩定的并且可以被捕獲。發送器負責在數據使能有效期間內保持數據穩定。接收數據捕獲期間所有數據位的穩定性保證了亞穩態效應的不存在以及能進行正確的數據捕獲。

為了實現安全的數據采集，基于控制的數據同步器應該使發送器數據穩定，不僅在使能信號斷言（assertion）期間，而且還包括數據建立/保持裕量以保持穩定。這是防止數據捕獲過程中出現故障的關鍵。這種方式被用于基于握手的數據同步器中。

基于FIFO的數據同步器- 基于控制的數據同步器具有有限的帶寬，而基于FIFO的數據同步器可以增加整個接口的帶寬并保持可靠地通信。它還允許通過時鐘域邊界進行快速地數據通信。使用發送器時鐘將數據壓入FIFO，并使用接收器時鐘從FIFO中取出數據。 FIFO_FULL控制信號管理驅動器寫入頻率，而FIFO_EMPTY控制接收器讀取頻率。

復位同步器 - 復位信號必須在解除斷言（assertion）階段同步，以防止寄存器以損壞的值進入亞穩態。復位信號邊沿可以同步（完全同步）或者只有一個（部分同步）。具有異步復位的時序元件可能會收到全部或者部分同步復位信號，但是針對具有同步復位的順序元件應該使用完全復位同步器。FPGA設計中的同步器

在FPGA設計中，在實現同步器時應遵守一些安全準則：避免使用半周期同步器，它通常依賴于第二階段觸發器使用反向時鐘邊沿，因此它為時鐘實現增加了額外的資源和復雜性。

觸發器（flip-flops）（稱為NDFF，表示2個或更多觸發器）應僅使用來自觸發器FPGA資源，并應在合成過程中保留和不觸被觸發，包括無邊界重定時。對于CDC優選使用亞穩態硬化宏。不允許移位寄存器或者BRAM，因為它們可能會導致故障。 NDFF的放置應位于同一片內，以盡量減少觸發器間的傳播延遲，從而減少潛在的亞穩效應。

在時序關鍵的高速FPGA設計中，關鍵是要避免在控制或者數據CDC上使用組合邏輯。由于這個原因，應該避免基于多路復用器的數據同步器。不應在同步器階段或者CDC之間注入組合邏輯。即使在一個或多個寄存器階段之后，也要確保接收域中沒有時鐘再收斂。也可以使用符合數據傳輸速度需求的同步器。對于IP開發人員來說，最好在IP設計中包含CDC轉換，避免功能塊之外的不受控制的數據延遲。

基于FPGA的供應商（賽靈思，英特爾）流使用屬性保留用于指示NDFF觸發器結構。該屬性將根據流程中的基礎工具的提示作出相應的反應。它會觸發綜合工具在同步觸發器上應用“dont_touch”，并指示放置工具將這些觸發器放置在靠近一個切片的位置，盡管不一定要在切片中執行所有的同步器。將關鍵的SDC約束（如set_max_delay）而不是set_false_path應用于接口的CDC相關的時序路徑中。下游工具對屬性的響應方式也有所不同，例如根據所使用的供應商解決方案的不同X狀態生成處理。時序分析也需要通過設置適當的約束來考慮從上游驅動器觸發器到該NDFF結構的路徑。

對于非時序關鍵的FPGA設計，使用BRAM而不是驅動觸發器陣列，直接連接到另一個時鐘域的接收觸發器中。為了避免在數據傳輸過程中出現毛刺，BRAM的輸出在啟用信號斷言（assertion）期間應保持穩定（建立和保持足夠的余量）。

內置FIFO生成器，例如Xilinx的LogicCORE IP FIFO Generator，可用于實現安全的基于FIFO的FPGA數據同步器。生成的FIFO應配置獨立的時鐘進行讀寫操作。對于定制的FIFO，重要的是檢查跨越時鐘域的讀寫指針是否被正確編碼，只有一個位改變時間（就像Greycode一樣）并通過斷言（assertion）進行驗證。