時序電路設計串入/并出移位寄存器
一? 實驗目的
1掌握VHDL語言的基本描述語句的使用方法。
2掌握使用VHDL語言進行時序電路設計的方法。
二? 實驗設備與儀器
1 計算機
2 MAX+PLUSⅡ工具軟件
3 EDA–V型實驗箱
4 編程器件：FLEX10K10LC84-4
三? 實驗內容
根據實驗給出的4位串入/并出移位寄存器的設計方法，設計一個8位串入/并出移位寄存器。

四? 實驗原理
?在這里我們通過一個4位串入/并出移位寄存器設計過程來介紹如何設計串入/并出移位寄存器。
所謂的串入/并出移位寄存器，即輸入的數據是一個接著一個依序地進入，輸出時則一起送出。
例程代碼如下：
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_ARITH.ALL ;
USE IEEE.STD_LOGIC_UNSIGNED.ALL ;
ENTITY sipo IS
??? PORT(
??D_IN? :IN STD_LOGIC;
??CLK?? :IN STD_LOGIC;
??D_OUT :OUT STD_LOGIC_VECTOR(3 DOWNTO 0));
END sipo;
ARCHITECTURE a OF sipo IS
?SIGNAL Q: STD_LOGIC_VECTOR(3 DOWNTO 0);
BEGIN
P1:??? PROCESS(CLK)
?? BEGIN
??IF CLK'EVENT AND CLK = '1' THEN
???? ?Q(0) <= D_IN;
???FOR I IN 1 TO 3 LOOP?
????Q(I) <= Q(I-1);
???END LOOP;
??END IF;
??? END PROCESS P1;
?D_OUT <=Q ;
END a;
仿真結果如圖10-1所示。

圖10-1? 4位串入/并出移位寄存器仿真波形圖

上圖中輸入的數據為“1010”、“0111”兩組4位數據。因輸入的數據是每次一位依序進入，故輸入、輸出信號之間有4個CLK時間的延遲。為了過濾中間沒用的數據，只讀取完整的存儲數據，實用上可將取樣脈沖的周期設定成CLK脈沖的四倍，也就是說，每經過4個CLK脈沖后再讀取數據一次，便能每次讀取都得到正確的數據。
五? 實驗步驟
1 請參考以上程序設計完成8位串入/并出移位寄存器的設計。
2 將編輯好的程序分別進行引腳的鎖定、編譯和仿真。
3輸入時鐘信號接時鐘電路的相應輸出（CLK0~CLK5），輸入信號接撥碼開關或按鍵，輸出信號接發光二極管。
4將ByteBlaster電纜的一端與計算機的并行口相連，另一端10針陰頭與實驗板的插座相連。
5 選擇菜單命令Options/Hardware Setup，出現圖3-67所示設置編程硬件對話框。在Hardware Type欄的下拉條中選擇Byte Blaster；
6 單擊Configure按鈕，即開始配置器件。若器件或電纜或電源有問題，則會產生錯誤警告信息。
六? 記錄實驗結果并完成實驗報告
記錄實驗結果，并畫出8位串入/并出移位寄存器仿真波形圖。并分析其運算結果的正確性。寫出實驗報告。