引言

　　本文設(shè)計的高速數(shù)據(jù)采集系統(tǒng)是應(yīng)用于芯片現(xiàn)場測試的實時數(shù)據(jù)采集系統(tǒng)，由于被測試芯片為250 MHz 8 bit的高速AD輸出， 因此，該數(shù)據(jù)采集系統(tǒng)的數(shù)據(jù)采集率是2 Gbps。為了達(dá)到實時、高速、海量的數(shù)據(jù)采集， 該系統(tǒng)利用DDR2 SDRAM的高速數(shù)據(jù)傳輸能力和海量存儲能力做為采集數(shù)據(jù)的緩存，然后通過具有即插即用、易擴展、傳輸速率較高等特點的USB2.0接口來將DDR2 SDRAM中的數(shù)據(jù)傳輸?shù)接嬎銠C中進(jìn)行存儲和分析。

　　1 數(shù)據(jù)采集系統(tǒng)架構(gòu)

　　該數(shù)據(jù)采集系統(tǒng)的總體架構(gòu)由硬件部分、固件部分和計算機上的USB驅(qū)動及應(yīng)用程序等幾大部分組成， 本文完成了硬件和固件部分的設(shè)計。

　　該系統(tǒng)的硬件部分主要由USB2.0、DDR2SDRAM、MCU以及IF等核心模塊組成， 圖1所示是其系統(tǒng)架構(gòu)圖。

　　系統(tǒng)總體架構(gòu)圖

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　　圖1 系統(tǒng)總體架構(gòu)圖

　　USB2.0由控制器和物理傳輸層組成， 其中控制器是在FPGA上實現(xiàn)的Faraday公司的IP核， 物理層可選用SMSC公司的GT3200芯片， 控制器與物理層芯片之間可通過標(biāo)準(zhǔn)的UTMI接口相連。

　　DDR2 SDRAM控制器是基于Xilinx公司提供的IP核，工作頻率是125~266 MHz， 與SDRAM之間的接口是64 bit SODIMM筆記本內(nèi)存條接口。作為數(shù)據(jù)存儲的SDRAM 是Samsung 公司的M470T5663QZ3-CE6 2GB 內(nèi)存條。系統(tǒng)的控制核心MCU采用Mentor Graphics公司的增強型8051 IP核M8051EW， 該8051核采用兩個時鐘周期為一個機器周期的高性能架構(gòu)，同時支持MWAIT信號來控制程序總線， 從而能夠支持慢速的外部程序和數(shù)據(jù)存儲器。IF模塊是該系統(tǒng)設(shè)計的關(guān)鍵， 它相當(dāng)于DMA的功能， 主要負(fù)責(zé)USB與DDR2、外部數(shù)據(jù)接口與DDR2之間的數(shù)據(jù)傳輸。

　　2 數(shù)據(jù)采集系統(tǒng)設(shè)計

　　本文中的數(shù)據(jù)采集系統(tǒng)采用USB2.0和DDR2SDRAM相結(jié)合的設(shè)計思路，從而打破了傳統(tǒng)數(shù)據(jù)采集系統(tǒng)在實時數(shù)據(jù)采集中大容量和高速率不可兼得的瓶頸。在圖1所示的系統(tǒng)架構(gòu)的四個部分中， 由于USB2.0和DDR2控制器都是IP核，因此， 該系統(tǒng)設(shè)計的關(guān)鍵在于MCU和IF模塊。

　　2.1 MCU的設(shè)計

　　MCU是數(shù)據(jù)采集系統(tǒng)的控制核心， 主要用于對USB2.0控制器進(jìn)行配置、查詢和處理USB事務(wù)， 以及解析USB設(shè)備請求， 同時， 還需配置IF模塊， 處理與IF模塊之間的控制信號等， 因此，MCU的設(shè)計包括數(shù)據(jù)接口及控制信號的設(shè)計以及固件設(shè)計兩個部分。

　　MCU數(shù)據(jù)總線接口包括與USB2.0控制器和與IF模塊的接口，這里的USB2.0控制器和IF模塊相當(dāng)于外部設(shè)備掛在MCU的外部存儲器總線和ESFR(外部特殊功能寄存器) 總線上。控制信號主要用于計算機上的控制臺控制IF模塊數(shù)據(jù)傳輸?shù)拈_始與結(jié)束，通常包含在USB的設(shè)備請求中。

　　整個固件的開發(fā)可在Keil C下完成， 并可通過JTAG進(jìn)行調(diào)試。開發(fā)一般包括三部分：一是協(xié)助USB控制器完成總線列舉過程， 讓計算機識別USB設(shè)備;二是通過解析自定義USB設(shè)備請求，來對采集模式、深度等進(jìn)行配置， 從而控制采集的開始與結(jié)束; 三是查詢和處理IN、OUT事務(wù)中斷， 并控制USB數(shù)據(jù)傳輸。[next]

　　2.2 IF模塊設(shè)計

　　IF模塊負(fù)責(zé)接口的轉(zhuǎn)換和數(shù)據(jù)傳輸?shù)目刂疲浣Y(jié)構(gòu)如圖2所示。其中， usb2ddr和eoc2ddr子模塊分別控制USB2.0與DDR2 SDRAM、外部采集接口與DDR2 SDRAM之間數(shù)據(jù)的上下行傳輸。

　　上下行數(shù)據(jù)傳輸分別由usb2ddr_ctrl 和eoc2ddr_ctrl模塊中的狀態(tài)機進(jìn)行控制和管理。其中采集模式和深度由MCU的ESFR總線配置， 而傳輸開始信號則使用MCU的PORT0 [0]、PORT0[1]，結(jié)束信號連接在MCU的外部中斷NINT0和NINT1上， 這樣可使MCU能夠及時響應(yīng)。上行采集開始后， 首先使eoc2ddr_ctrl中的控制狀態(tài)機處于寫狀態(tài)， 并不斷地比較DDR2的地址與配置深度，直到采集完成。然后再使usb2ddr_ctrl中的控制狀態(tài)機處于讀狀態(tài)， 同樣也比較地址與深度，直到數(shù)據(jù)讀取完成。下行傳輸過程則與之相反。

　　IF模塊結(jié)構(gòu)框圖

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　　圖2 IF模塊結(jié)構(gòu)框圖。

　　由于各個接口上數(shù)據(jù)傳輸?shù)乃俾什煌?因此， 數(shù)據(jù)傳輸時， 要異步FIFO或者緩存。在本設(shè)計中， 由于各接口速率固定，因此， 可采用雙端口RAM作乒乓緩存方式以提高效率并保證數(shù)據(jù)連續(xù)， 圖3所示是乒乓緩存原理圖。

　　乒乓緩存原理圖

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　　圖3 乒乓緩存原理圖。

　　當(dāng)下行發(fā)出數(shù)據(jù)時， 從DDR2的125 M×128bit到50 M×8 bit所需要的最小深度為32×8 bit， 因為從SDRAM中讀數(shù)據(jù)的最大延遲是26個DDR2時鐘周期(即208 ns)，而將DDR2讀出的128 bit發(fā)出則需要16個時鐘周期(即320 ns)，因此， 為了保證發(fā)出的數(shù)據(jù)可連續(xù)進(jìn)行乒乓操作， 需要2×128bit的深度。同理，在上行數(shù)據(jù)從DDR2的125 M×128 bit到USB的30 M×32 bit則需要4×128 bit深度，因為USB時鐘讀完128 bit數(shù)據(jù)需要133.2 ns， 小于SDRAM 讀數(shù)據(jù)延遲的208 ns，因此， 每次從SDRAM中讀2×128 bit數(shù)據(jù)時， 其乒乓操作就至少需要4×128 bit深度。