研究了相關的時序約束后，在設計中我們也不能忽視所能運用到的物理約束。一個工程師最常用的物理約束是I/O管腳的放置和與每個I/O腳相關的參數定義（標準、驅動能力等）。然而，還有其它類型的物理約束：
? 放置約束——定義元件位置
? 布線約束——定義信號布線
? I/O腳約束——定義I/O腳位置和I/O腳參數
? 配置約束——定義配置方法

按照慣例，有一些約束獨立于這些組之外。Vivado套件有三個約束，并且主要用于網表：
? DONT_TOUCH——用來防止優化。在實現嚴格安全和高度可靠系統方面有很大的作用。
? MARK_DEBUG——用來保留一個RTL以便將來調試使用

正如上面提到的，最常用的約束同I/O腳放置及其配置相關。這些設置選項在較大的系統和硬件中有很重要的影響。總而言之，它們是操作起來很敏感的地方。

在FPGA上，I/O的管腳放置同時使用了用來定位物理管腳位置的放置約束和來配置I/O口屬性（例如I/O口標準、轉換率等）的I/O口約束?，F代FPGA可以支持一定數量的單端和差分I/O口標準。這些是通過I/O約束來定義的。然而，工程師必須小心確保它們遵循著I/O分組規則，這個取決于最后的管腳放置。

但什么是I/O分組規則呢？FPGA上的每一個用戶I/O被組合在一起，形成有一定I/O腳數量的組。這些組有獨立的電壓供應，與組的層次相適應，支持寬范圍的I/O標準。

在Zynq Soc和其它賽靈思7系列設備上，I/O組被進一步地分類歸屬到兩個整體組中的一個中去，從而進一步約束了它們的性能并且要求工程師使用正確分類的正確接口。第一個I/O組分類是高性能（HP），即被優化來獲得更高的數據速率。高性能組類中的I/O腳使用較低的操作電壓，并且不支持LVCMOS 3.3V和2.5V I/O電壓級別。寬范圍（HR）組分類被優化來支持高性能組所不支持的寬電壓波動I/O標準。下面的插圖顯示了賽靈思Kintex XC7K325T FPGA上可用的HR和HP I/O組。

7系列FPGA XC7K325T中HR和HP I/O分組情況

HP和HR組的I/O分組規則見用戶指南471中的表1-55。在開發初期，很值得我們花費時間來理解這些規則。為了有助這個，Vivado套件提供創建I/O布局工程的可能：

一旦我們決定了在哪個信號中使用哪種I/O組后，我們仍然有能力來改變信號驅動能力和轉換率。為了優化板子上的信號完整性，這些參數會對你的硬件設計團隊有很大的吸引力。這些選項也將影響板子設計的時序。

信號完整性(SI)工具需要一個I/O管腳的IBIS模型，利用文件->導出->導出IBIS模型選項，當我們已經打開工程的時候，我們可以從Vivado套件中提取IBIS模型。這個導出文件可以用來關閉系統級別的SI問題和最終PCB布線的時序分析。

一旦設計團隊總體上對SI性能和系統時序比較滿意，我們將會以下面一些設計中用到的I/O約束來結束這部分：
? 設置屬性管腳包裝 G17 [獲取端口{dout}]
? 設置屬性 IO標準LVCOMS33 [獲取端口{dout}]
? 設置屬性轉換率[獲取端口{dout}]
? 設置屬性驅動 4[獲取端口{dout}]

我們也可以利用HP I/O組中可用的數字控制阻抗來適時地結束I/O，來增加系統的信號完整性，而不需要利用外部的結束計劃。

我們也必須考慮沒有信號來驅動I/O時的影響。例如，如果I/O腳和外部連接器相連，我們可以利用I/O約束來實現一個上拉或下拉電阻以保護FPGA輸入信號免于懸空。懸空的輸入可能導致持續和間歇的系統問題。

當然，通過用I/O塊自身來實現最終的輸出觸發器，我們也能使用物理約束來改進設計時序。這樣做減少了時鐘輸出時間。在輸入信號上我們也可以做相同的工作，這樣可使設計滿足引腳到引腳所需建立和保持時間的要求。

在下一期博客中，我們將研究在FPGA邏輯設計中可以怎么利用放置和布線約束。

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