現在，我們可以啟動“估算加速”過程。在經過幾分鐘的編譯后，我們就可以在 Vivado 項目中生成所有內核和數據移動網絡。SDSoC 環(huán)境還生成一個 SD 卡映像，其中包含 Linux 引導映像，里面有 FPGA 比特流以及純軟件版本的二進制應用程序。我們從這個 SD卡引導，并在 ZC702 目標平臺上運行應用。

Linux 在開發(fā)板上啟動之后，我們可執(zhí)行純軟件應用，然后，SDSoC 環(huán)境生成圖 5 中的性能估算報告。如果在硬件中而非軟件中執(zhí)行，我們可看到 cholesky_alt_top 函數的 FPGA 資源利用率 (26 DSP、80 BRAM、 15,285 LUT、17,094 FF) 和性能加速 (1.75)。

在主應用程序方面，我們還可以看到總體加速比較低 (1.23)，原因在于其他軟件開銷，例如 malloc 和數據傳輸。我們的整個應用比較小，主要在于展示 SDSoC 流程和設計方法；我們需要在 PL 中加速更多例程，但這超出了本文的范疇。

使用 SDSoC 環(huán)境，只要幾分鐘就能生成該信息，且無需綜合和布局布線這樣的 FPGA 編譯過程；這些過程根據硬件系統(tǒng)的復雜程度可能需要數小時才能完成。這樣的估算通常足以用來分析硬件-軟件分區(qū)的系統(tǒng)級性能，并讓用戶能夠迅速進行設計迭代以創(chuàng)建出最佳系統(tǒng)。

了解性能估算結果

當 SDSoC 開發(fā)環(huán)境針對估算加速進程編譯應用代碼時，會生成一個中間目錄 (圖 5 中的_sds)，用來放置所有中間項目(Vivado HLS、Vivado IP Integrator 等)。它會特別在源代碼中插入對自由運行的 ARM 性能計數器函數 sds_clock_counter() 的調用，以測量程序函數中關鍵部分的執(zhí)行時間。這也就是為什么目標板需要在估算加速進程中與SDSoC 環(huán)境的 GUI 連接。圖 5 中報告的所有數字都在運行執(zhí)行過程中用這些計數器測量得到。唯一的例外是硬件加速函數，該函數直到整個 FPGA 構建（包括布局布線）完成后才存在。不過，Vivado HLS會在有效 Vivado HLS 的綜合步驟過程中在估算資源利用率的同時計算硬件加速函數的估算周期數。

假設備選硬件加速器函數以 FHW MHz 時鐘頻率運行，并需要CKHW 個時鐘周期完成整個計算（這是時延概念），并且假設在 ARM CPU 執(zhí)行時，函數在 FARM MHz 時鐘頻率下占用 CKARM 個周期，那么，如果計算時間相同，硬件加速器就能實現與 ARM CPU 相同的性能，即 CKHW / FHW= CKARM / FARM。從這個公式中我們得到 CKARM =CKHW*FARM / FHW。這代表加速器能為處理器分擔的最大時鐘周期數量，以展示將函數遷移到硬件而獲得的加速效果。圖 6 中報告了 Vivado HLS 綜合估算結果。注意，硬件加速器時延為 CKHW= 83,652 個周期，時鐘頻率 FHW = 100-MHz。在 ZC702板 中，FARM= 666 MHz，而且 CKARM = CKHW*FARM / FHW =83,653*666/100 = 557,128，獲得的硬件加速效果與圖 5 中 SDSoC 環(huán)境報告的 565,554 個周期達到了很好的匹配。這就是為什么 SDSoC 環(huán)境能估算加速器所需的時鐘周期數量而又不需要進行實際的布局布線。

用 SDSOC 環(huán)境構建硬件-軟件系統(tǒng)

在確定硬件加速有效果之后，我們可以用 SDSoC 環(huán)境實現整個硬件和軟件系統(tǒng)。我們需要做的是添加正確的指令（以 Pragma 命令的形式）來分別指定 FIFO 接口（由于 I/O 陣列的連續(xù)掃描）；在運行時針對任何加速器調用而需傳送的數據量；連接 PL 中的 IP 核與 PS 的 AXI 端口類型；以及數據移動工具的類型。下面的 C/C++ 代碼表明了這些指令的使用。注意，實際情況下最后的指令不需要，原因是 SDSoC 環(huán)境會因 sds_alloc 的使用而實例化一個Simple DMA；我們在這里提到它只是為了說清楚。

我們可以在 SDSoC 環(huán)境的 GUI 中直接在了清楚起見，只顯示了AXI4接口）。此外SDSoC環(huán)境將 Vivado IP Integrator 方框圖以 HTML 文件報告Release 配置中構建項目，或者，也可使用圖 7 中的 Makefile 并從 SDSoC 工具命令語言 (Tcl) 解釋器中啟動。不管是Vivado Design Suite 中的什么工具，設計人員都可以采用 GUI 或 Tcl 腳本。為了提高加速效果，我們將硬件加速器的時鐘頻率增加至 FHW =142 MHz（通過-clkid 1 makefile 標志設置）。

FPGA 編譯完成后不到半個小時，我們就得到對ZC702 板進行編程的比特流以及在 Linux OS 上執(zhí)行的可執(zhí)行連接文件 (ELF) 格式文件。然后，我們在ZC702 板上測量性能：純軟件時是 995,592 個周期，有硬件加速時是 402,529 個周期。因此，cholesky_alt_top 函數的有效性能提升 2.47。

圖 8 給出了整個嵌入式系統(tǒng)的方框圖；SDSoC 環(huán)境以對用戶透明的過程調用Vivado IP Integrator（為的形式給出，以使其易于閱讀（圖 9）。該報告清楚顯示，硬件加速器通過簡單 AXI4-DMA 連接 ACP 端口，而通用端口用來通過 AXI4-Lite 接口設置加速器。

FPGA 編譯完成后不到半個小時，我們就得到對 ZC702 板進行編程的比特流以及在 Linux OS 上執(zhí)行的 ELF 格式文件。

在嵌入式系統(tǒng)啟動并運行時，我們需要花多長時間為 ZC702 板生成 SD 卡？我們需要一個工作日來編寫適合 Vivado HLS 和 SDSoC 環(huán)境的 C++ 測試平臺，然后，用一個小時進行實驗以從 Linear Algebra HLS Library 中獲得好的結果，再用一個小時的時間通過SDSoC 環(huán)境創(chuàng)建嵌入式系統(tǒng)（FPGA 編譯過程）。這個過程共需要 10 個小時。我們估算手動完成所有這些工作（步驟 3 用 Vivado IP Integrator，步驟 4 用賽靈思SDK）至少需要兩周的辛苦工作，這還不算高效使用這些工具所需的時間。

SDSoC 開發(fā)環(huán)境使更多嵌入式系統(tǒng)和軟件開發(fā)人員能夠憑借熟悉的嵌入式 C/C++ 開發(fā)經驗針對 Zynq SoC 開展工作。包括業(yè)界首款 C/C++ 全系統(tǒng)優(yōu)化編譯器的 SDSoC 環(huán)境提供系統(tǒng)級特性分析、可編程邏輯中的自動軟件加速、自動系統(tǒng)連接生成和庫，以加快開發(fā)速度。如需了解更多詳情以及了解如何獲得該工具，敬請訪問： 。

參考資料
1. UG1165, Zynq-7000 All Programmable SoC： 嵌入式設計教程
2. UG850, 針對 Zynq- 7000 XC7Z020 All Programmable SoC 的 ZC702 評估板用戶指南
3. UG871, Vivado Design Suite 教程：高層次綜合
4. UG948, Vivado Design Suite 教程：使用System Generator 的模型化 DSP 設計
5. UG994, Vivado Design Suite 用戶指南：使用 IP Integrator 設計 IP 子系統(tǒng)
6. UG782, 賽靈思軟件開發(fā)套件 (SDK) 用戶指南