在可編程技術(shù)發(fā)展的最初階段，可編程能力出現(xiàn)了兩個極端。一個極端的代表是單核CPU和DSP單元。這些器件使用含有一系列可執(zhí)行指令的軟件來進行編程。對于編程人員，在概念上以連續(xù)的方式來開發(fā)這些指令，而高級處理器能夠?qū)χ噶钪匦屡判颍谶\行時從這些連續(xù)程序中提取出指令級并行處理操作。作為對比，可編程技術(shù)另一極端的代表是FPGA.通過開發(fā)可配置硬件電路對這些器件編程，完全并行執(zhí)行。使用FPGA的設(shè)計人員實際上是大規(guī)模開發(fā)粒度非常精細的并行應(yīng)用。多年以來，這兩個極端同時存在，每一類型的可編程功能適用于不同的應(yīng)用領(lǐng)域。但是，最近的技術(shù)發(fā)展趨勢表明，有更好的技術(shù)同時實現(xiàn)了可編程和并行處理操作。

　　軟件可編程器件的第二種趨勢是復(fù)雜硬件的出現(xiàn)，從順序程序中提取出指令級并行處理操作。單核體系結(jié)構(gòu)輸入指令流，在器件中執(zhí)行它們，這些器件會有很多并行功能單元。處理器硬件的很大一部分必須專門用于從順序代碼中動態(tài)提取出并行處理操作。此外，硬件還會嘗試去補償存儲器延時。一般而言，編程人員開發(fā)程序時沒有考慮處理器的底層存儲器結(jié)構(gòu)，好像只有大規(guī)模的統(tǒng)一快速存儲器。相比較而言，處理器必須處理實際延時，以及與外部存儲器的有限帶寬鏈接。為保持功能單元能夠傳送數(shù)據(jù)，處理器必須從外部存儲器中預(yù)先獲取數(shù)據(jù)，放入片內(nèi)高速緩存中，這樣，數(shù)據(jù)更接近要進行計算的地方。使用這些技術(shù)，性能經(jīng)過多年的提高后，這類體系結(jié)構(gòu)的改動已經(jīng)不大了。

　　圖1.可編程和并行技術(shù)最近的發(fā)展趨勢

　　在傳統(tǒng)處理器體系結(jié)構(gòu)上，這兩種趨勢的優(yōu)勢日益減小，我們開始尋找各種軟件可編程器件，這些器件的發(fā)展非常快，如圖1所示。重點是從運行時自動提取指令級并行處理操作，發(fā)展到在編碼時明確的找到線程級并行處理操作。開始出現(xiàn)高度并行的多核器件，一般趨勢是含有多個簡單處理器，很多晶體管專門用于計算，而不是采用高速緩存，提取并行處理操作。這些器件一般包括含有2、4或者8個內(nèi)核的多核CPU，以及含有數(shù)百個適用于數(shù)據(jù)并行計算的簡單內(nèi)核的GPU等。為能夠在這些多核器件上實現(xiàn)高性能，編程人員必須以并行方式清晰的對實際應(yīng)用進行編程。每一內(nèi)核都必須分配一定的工作，這樣，所有內(nèi)核能夠協(xié)同工作，執(zhí)行某一計算。這也是FPGA設(shè)計人員在開發(fā)其高級系統(tǒng)體系結(jié)構(gòu)時所做的工作。

　　考慮到多核新時代開發(fā)并行程序的需求，開發(fā)了OpenCL （開放計算語言），以便開發(fā)跨平臺并行編程標準。OpenCL標準還能夠自然的描述在FPGA中實現(xiàn)的并行算法，其抽象級要比VHDL或者Verilog等硬件描述語言（HDL）高得多。雖然有很多高級綜合工具能夠?qū)崿F(xiàn)高等級的抽象功能，但是都存在同樣的基本問題。這些工具會采用連續(xù)C程序，產(chǎn)生并行HDL實現(xiàn)。在開發(fā)HDL時，困難還不是很明顯，但是，提取出線程級并行處理操作在FPGA中實現(xiàn)以提高性能時，困難卻非常大。而FPGA的并行功能非常強大，與其他器件相比，在盡可能提取并行功能時出現(xiàn)任何失敗的后果都非常嚴重。OpenCL標準能夠解決很多這類問題，它支持編程人員明確的設(shè)定并控制并行處理操作。與純C語言描述的連續(xù)程序相比，OpenCL標準能夠更自然的匹配FPGA的高度并行特性。

　　OpenCL應(yīng)用程序含有兩部分。OpenCL主程序是純軟件例程，以標準C/C++編寫，可以運行在任何類型的微處理器上。例如，這類處理器可以是FPGA中的嵌入式軟核處理器、硬核ARM處理器或者外置x86處理器。

　　在這一主軟件例程執(zhí)行期間的某一點，某一功能有可能需要進行大量的計算，這就可以受益于并行器件的高度并行加速功能，例如CPU、GPU、FPGA等器件。要加速的功能被稱為OpenCL內(nèi)核。采用標準C編寫這些內(nèi)核；但是，采用結(jié)構(gòu)對其進行注釋，以設(shè)定并行處理操作和存儲器等級。圖2中的例子對兩個數(shù)組a和b進行矢量加法，將結(jié)果寫回輸出數(shù)組應(yīng)答中。矢量的每一元素都采用了并行線程，當采用像FPGA這類具有大量精細粒度并行單元的器件進行加速時，能夠很快的計算出結(jié)果。主程序使用標準OpenCL API，支持將數(shù)據(jù)傳送至FPGA，調(diào)用FPGA內(nèi)核，傳回得到的數(shù)據(jù)。

　　圖2.在FPGA上實現(xiàn)的OpenCL例子

　　在FPGA中，可以把內(nèi)核功能傳送到專用深度流水線硬件電路中，它使用了流水線并行處理概念，在本質(zhì)上就是多線程的。這些流水線的每一條都可以復(fù)制多次，與一條流水線相比，提供更強的并行處理功能。

　　在FPGA上實現(xiàn)OpenCL標準的優(yōu)勢

　　使用OpenCL描述來開發(fā)FPGA設(shè)計，與基于HDL設(shè)計的傳統(tǒng)方法相比，具有很多優(yōu)勢。開發(fā)軟件可編程器件的流程一般包括進行構(gòu)思、在C等高級語言中對算法編程，然后使用自動編譯器來建立指令流。面向OpenCL的Altera SDK提供了設(shè)計環(huán)境，很容易在FPGA上實現(xiàn)OpenCL應(yīng)用。如圖3所示。

　　圖3.面向OpenCL的Altera SDK簡介

　　可以把這一方法與傳統(tǒng)的FPGA設(shè)計方法相比較，在傳統(tǒng)方法中，設(shè)計人員的主要工作是對硬件按照每個周期進行描述，用于實現(xiàn)其算法。傳統(tǒng)流程涉及到建立數(shù)據(jù)通路，通過狀態(tài)機來控制這些數(shù)據(jù)通路，使用系統(tǒng)級工具連接至底層IP內(nèi)核，由于必須要滿足外部接口帶來的約束，因此，需要處理時序收斂問題。面向OpenCL的Altera SDK幫助設(shè)計人員自動完成所有這些步驟，使他們能夠集中精力定義算法，而不是重點關(guān)注乏味的硬件設(shè)計。以這種方式進行設(shè)計，設(shè)計人員很容易移植到新FPGA，性能更好，功能更強，這是因為OpenCL編譯器將相同的高級描述轉(zhuǎn)換為流水線，從而發(fā)揮了FPGA新器件的優(yōu)勢。

　　在FPGA上使用OpenCL標準，與目前的硬件體系結(jié)構(gòu)（CPU、GPU，等）相比，能夠大幅度提高性能，同時降低了功耗。此外，與使用Verilog或者VHDL等底層硬件描述語言（HDL）的傳統(tǒng)FPGA開發(fā)方法相比，使用OpenCL標準、基于FPGA的混合系統(tǒng)（CPU + FPGA）具有明顯的產(chǎn)品及時面市優(yōu)勢。