FinFET技術是電子行業的下一代前沿技術，是一種全新的新型的多門3D晶體管。和傳統的平面型晶體管相比，FinFET器件可以提供更顯著的功耗和性能上的優勢。英特爾已經在22nm上使用了稱為“三柵”的FinFET技術，同時許多晶圓廠也正在準備16納米或14納米的FinFET工藝。雖然該技術具有巨大的優勢，但也帶來了一些新的設計挑戰，它的成功，將需要大量的研發和整個半導體設計生態系統的深層次合作。

和其他新技術一樣，FinFET器件設計也提出了一些挑戰，特別是對于定制/模擬設計。一個挑戰被稱為“寬度量化”，它是因為FinFET元件最好是作為常規結構放置在一個網格。標準單元設計人員可以更改的平面晶體管的寬度，但不能改變鰭的高度或寬度的，所以最好的方式來提高驅動器的強度是增加鰭的個數。增加的個數必須為整數， 你不能添加四分之三的鰭。

三維預示著更多的電阻的數目（R）和電容（C）的寄生效應，所以提取和建模也相應困難很多。設計者不能再只是為晶體管的長度和寬度建模，晶體管內的Rs和Cs，包括本地互連，鰭和柵級，對晶體管的行為建模都是至關重要的。還有一個問題是層上的電阻。 20納米的工藝在金屬1層下增加了一個局部互連，其電阻率分布是不均勻的，并且依賴于通孔被放置的位置。另外，上層金屬層和下層金屬層的電阻率差異可能會達到百倍數量級。

還有一些挑戰，不是來自于FinFET自身，而是來至于16nm及14nm上更小的幾何尺寸。一個是雙重圖形，這個是20nm及以下工藝上為了正確光蝕/刻蝕必須要有的技術。比起單次掩模，它需要額外的mask，并且需要把圖形分解，標上不同的顏色，并且實現在不同的mask上。布局依賴效應（LDE）的發生是因為當器件放置在靠近其他單元或者器件時，其時序和功耗將會受影響。還有一個挑戰就是電遷移變得更加的顯著，當隨著幾何尺寸的縮小。

如前所述，上述問題將影響影響定制/模擬設計。如果數字設計工程師能夠利用自動化的，支持FinFET器件的工具和支持FinFET的單元庫，他或她將發現，其工作上最大的變化將是單元庫：更好的功耗和性能特性！但是，數字設計工程師也會發現新的和更復雜的設計規則，雙圖形著色的要求，和更加嚴格的單元和pin位置的限制。最后，有些SoC設計人員還會被要求來設計和驗證上百萬門級別的芯片。設計師將需要在更高的抽象層次上工作和大量重復使用一些硅IP.

EDA產業在研發上花費了大量的錢，以解決高級節點上設計的挑戰。事實上，我們預期，EDA行業為了20納米，16納米和14納米的總研發費用可能會達到十二億美金到十六億美金。從FinFET器件的角度來看，例如，提取工具必須得到提高，以便能處理Rs和Cs從而更好預測晶體管的性能。這些Rs和Cs不能等待芯片成型后分析，他們需要在設計周期的早期進行，所以電路工程師和版圖工程師不得不工作得更加緊密，這也是方法學上很大的一個變化。

來源：朗銳智科