美國國防高級研究計劃局（DARPA）于2017年6月1日宣布推出電子復興計劃（Electronics Resurgence Initiative，簡稱ERI）。計劃未來五年投入超過 20億美元，聯合國防工業基地、學術界、國家實驗室和其他創新溫床，開啟下一次電子革命。這是美國在電子領域花重金打造的又一具有國家戰略的科研計劃，本文將總體概要性的解讀電子復興計劃誕生的背景與意義，電子復興計劃的3大研究領域及6大研究方向。之后的系列文章將針對3大研究領域：材料與集成、系統架構、設計分專題進行研究與探討。

一、DARPA電子復興計劃誕生的背景與意義

DARPA成立于1958年，也正是Kilby提出集成電路的那一年，很多硅時代的進步，包括半導體材料的基本進步，大規模集成和精密制造，也都是在DARPA的支持和推動下得以實現。但是，與大多數發展道路一樣，縮放（也即將更多的晶體管放在同一個芯片上）也終將迎來終點。以摩爾定律為代表的電子小型化道路，將逐步觸到物理學和經濟學的極限。隨著這個轉折點的臨近，微電子技術的發展將需要一個新的創新階段，從而繼續保持電子創新的現代奇跡。

過去70年來，美國因其在電子和半導體領域的領先地位，享受到了經濟、政治和國家安全上的優勢。如今，在摩爾定律走向終結，電子領域急需轉變突破的關鍵點，在人工智能和量子等新興技術及產業涌現的當下，美國布局ERI計劃是為了下一個十年乃至百年的領先，同時也是為國防部一些頂級技術重點領域，包括量子計算、人工智能、先進制造以及太空和生物技術，打下重要的基礎。

ERI計劃將專注于開發用于電子設備的新材料，開發將電子設備集成到復雜電路中的新體系結構，以及進行軟硬件設計上的創新。ERI計劃將補充DARPA去年創建的“聯合大學微電子學計劃”（Joint University Microelectronics Program，簡稱JUMP）。

二、ERI計劃與JUMP計劃形成互補

JUMP計劃是DARPA和行業聯盟半導體研究公司聯合資助的最大的基礎電子研究工作。預計在5年時間里投入1.5億美金，聯合了MIT、伯克利、加州大學體系里的美國眾多一流高校和研究所，設置了6個不同的研究中心，探索6大不同的方向，是一個多學科跨領域的大規模長期合作計劃，目標是大幅度提高各類商用和軍用電子系統的性能、效率和能力（performance, efficiency, and capabilities）。

根據JUMP計劃的公開資料，這些研究和開發工作應該“為美國國防部在先進的雷達、通信和武器系統方面提供無與倫比的技術優勢，為軍事和工業部門帶來優勢，并為美國的經濟和未來的經濟增長，提供獨特的信息技術和對商業競爭力至關重要的處理能力”。

JUMP計劃專注于中長期（8到12年）探索性研究，預期的國防和商業價值將在2025到2030年這個時間線實現。聯盟致力于將資源集中在高風險、高收益、長期創新研究上面，加速電子技術和電路及子系統的生產力增長和性能提升，從而解決電子和系統技術中現有的和新出現的挑戰。

圖1 2017年9月公布的ERI計劃圖

如果說JUMP是一個更側重基礎和研究探索的計劃，那么ERI則更加實際一點，也更接近產業。ERI的三大關注重點：

開發用于電子設備的新材料（Materials and Integration）：探索使用非常規電路元件而非更小的晶體管來大幅提高電路性能。硅是最常見的微系統材料，硅鍺等化合物半導體也在特定應用中發揮了一定的作用，但這些材料的功能靈活性有限。ERI將表明，元素周期表為下一代邏輯和存儲器組件提供了大量候選材料。研究將著眼于在單個芯片上集成不同的半導體材料，結合了處理和存儲功能的“粘性邏輯”（sticky logic）設備，以及垂直而非平面集成微系統組件。

開發將電子設備集成到復雜電路中的新體系結構(Architectures)：探索針對其執行的特定任務而優化的電路結構。GPU是機器學習持續進展的基礎，GPU已經證明了從專用硬件體系結構中能夠獲得大幅的性能提升。ERI將探索其他機遇，例如能根據所支持的軟件需求調整進行可重新配置的物理結構。

進行軟硬件設計上的創新(Design)：重點開發用于快速設計和實現專用電路的工具。與通用電路不同，專用電子設備可以更快、更節能。盡管DARPA一直投資于這些用于軍事用途的專用集成電路（ASIC），但ASIC的開發可能會花費大量時間和費用。新的設計工具和開放源代碼設計范例可能具有變革性，使創新者能夠快速便宜地為各種商業應用創建專用電路。

三、DARPA“電子復興計劃”峰會宣布六大項目合作研究團隊

2018年7月23日，DARPA在加利福尼亞州舊金山舉辦的首屆年度“電子復興計劃”（ERI）峰會開幕式上，宣布了ERI六大項目合作研究團隊，旨在扶持和培養在材料與集成、電路設計和系統架構三方面的創新性研究。

這六個項目旨在補充傳統晶體管尺寸的不斷縮小并確保持續改進電子性能（解決Moore在50年前即預測到將在當前半導體發展藍圖最后階段出現的問題），分別為：

1.“三維單芯片系統”——3DSoC：Three Dimensional Monolithic System-on-a-Chip

2.“新式計算基礎需求”——FRANC：Foundations Required for Novel Compute

3.“特定領域片上系統”——DSSoC：Domain-Specific System on a Chip

4.“軟件定義硬件”——SDH：Software Defined Hardware

5.“高端開源硬件”——POSH：Posh Open Source Hardware

6.“電子設備智能設計”——IDEA：Intelligent Design of Electronic Assets

圖2 ERI計劃六大項目專注于系統架構、電路設計、材料與集成3大領域

1、材料與集成領域

（1）“三維單芯片系統”（3DSoC）項目

傳統微電子芯片為平面、二維結構，3DSoC項目主要聚焦在單襯底第三維度垂直向上構建微系統所需材料、設計工具和制造技術的研發。通過該項目可實現邏輯、存儲及輸入/輸出元件的高效封裝，從而使系統的運行功耗更低，計算速度提升50倍以上。

選定合作研究團隊為Georgia Institute of Technology，Massachusetts Institute of Technology。

（2）“新式計算基礎需求”（FRANC）項目

項目的目標是超越傳統邏輯和存儲功能相分離的馮諾依曼架構。當前，在馮諾依曼架構下，因數據在存儲單元和處理器之間傳輸所造成的時間延遲和能量消耗成為阻礙計算機性能進一步提升的主要原因。針對該項目所提出的研究計劃需要展示如何通過開發新型材料、器件及算法加速邏輯電路中的數據存儲速度或通過設計全新的、比以往更為復雜的邏輯和存儲電路結構來突破這一“存儲瓶頸”。

選定合作研究團隊為Applied Materials、Ferric、HRL Laboratories、University of California, Los Angeles、University of Illinois at Urbana–Champaign、University of Minnesota。

2、系統架構領域

（1）“特定領域片上系統”（DSSoC）項目

該項目的設立是受通過單一編程框架實現多應用系統快速開發需求的驅動。這一單一編程框架能夠使片上系統設計人員將通用、專用（如專用集成電路）、硬件加速輔助處理、存儲和輸入/輸出等要素進行混合和匹配，從而實現特定技術領域應用片上系統的簡單編程。例如，軟件定義無線電（software-defined radio）就是這些特定技術領域中的一種，應用范圍包括移動通信、衛星通信、私人網絡、所有類型雷達和網絡空間電子戰等。

選定合作研究團隊為Arizona State University、IBM、Oak Ridge National Laboratory、Stanford University。

（2）“軟件定義硬件”（SDH）項目

該項目旨在構建可重構軟硬件設計和制造的決策輔助技術基礎。這些可重構軟硬件需要具備運行數據密集型算法的能力（具備該能力是實現未來機器學習和自主系統的基礎）和與目前專用集成電路（ASICs）相當的性能。在現代戰爭中，決策是由所獲取的數據信息來驅動的，例如，由成千上萬個傳感器提供的情報、監視和偵察（ISR）數據、后勤物流/供應鏈數據和人員績效評估指標數據等。對這些數據的有效利用依賴于可進行大規模計算的有效算法。

選定合作研究團隊為Georgia Institute of Technology、Intel、NVIDIA、Princeton University、Qualcomm、Stanford University、Systems & Technology Research、University of Michigan、University of Washington。

3、電路設計領域

（1）“高端開源硬件”（POSH）項目

該項目旨在構建一個開源的設計和驗證框架，包括以低成本實現超復雜片上系統設計的技術、方法和標準。DARPA“電子復興”計劃團隊期望利用可降低復雜片上系統設計門檻的全新設計工具開啟專用設計創新的新時代。開源軟件最有可能成為在應用層面實現創新的工具。

選定合作研究團隊為Brown University、LeWiz、Princeton University、Sandia National Labs、Stanford University、Synopsys、University of Southern California、University of Utah、University of Washington、Xilinx。

（2）“電子設備智能設計”（IDEA）項目

該項目將開發創建電子硬件自動化布局生成器所需的算法、方法、軟件，使沒有電子設計知識的用戶能夠在24小時內完成混合信號集成電路、系統級封裝和印刷電路板等電子硬件的物理設計。

選定合作研究團隊為Cadence Design Systems、Northrop Grumman、Princeton University、Purdue University、University of California, San Diego、University of Illinois at Urbana–Champaign、University of Michigan、University of Minnesota、University of Utah、University of Texas at Austin、Yale University。

圖3 DARPA于2018年7月公布6大項目合作研究團隊

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近年來（2005年~2018年），美國國防高級研究計劃局（DARPA）在集成電路的材料領域進行了多項研究，對材料的研究創新不僅僅局限于半導體器件材料的研究，而是更加強調了材料在集成電路集成中所發揮的應用。下面詳細介紹DARPA最近推出的電子復興計劃（Electronics Resurgence Initiative，簡稱ERI）中與材料相關的研究內容。材料與集成領域的主要研究方向包括三維單芯片系統(3DSoC)和新式計算基礎需求（FRANC）。

圖1 ERI計劃中材料與集成領域的研究內容

一、“三維單芯片系統”（3DSoC）項目

傳統微電子芯片為平面、二維結構，3DSoC項目主要聚焦在單襯底第三維度垂直向上構建微系統所需材料、設計工具和制造技術的研發。通過該項目可實現邏輯、存儲及輸入/輸出元件的高效封裝，從而使系統的運行功耗更低，計算速度提升50倍以上。該項目材料的研究與系統集成密切相關，主要在于3DSoC芯片中不同邏輯和存儲層的材料選取，以實現高性能的3DSoC芯片。

通過對基于7nm技術和不同算法的最新機器學習加速器的應用執行時間分析（如圖2所示），雖然不同的機器學習算法從存儲器中讀寫數據的時間略有不同，但是不管何種算法，存儲器讀寫數據占用的時間均達到了80%以上，是限制計算速度的主要瓶頸。

圖2 基于7nm技術和不同算法的最新機器學習加速器的應用執行時間分析

通過構建3DSoC芯片能縮短存儲器和邏輯運算結構之間的物理距離，從而進一步減少存儲器讀寫數據的時間，提高預算速度。作為3DSoC系統的一個成功舉例，下圖為Stanford大學S. Mitra 等人將3DSoC中的邏輯層和存儲層制造在同一Die上的新型器件結構。

圖3 Stanford大學S. Mitra團隊研究的新型3DSoC解決方案

二、“新式計算基礎需求”（FRANC）項目

項目的目標是超越傳統邏輯和存儲功能相分離的馮諾依曼架構。當前，在馮諾依曼架構下，因數據在存儲單元和處理器之間傳輸所造成的時間延遲和能量消耗成為阻礙計算機性能進一步提升的主要原因。針對該項目所提出的研究計劃需要展示如何通過開發新型材料、器件及算法加速邏輯電路中的數據存儲速度或通過設計全新的、比以往更為復雜的邏輯和存儲電路結構來突破這一“存儲瓶頸”。

FRANC項目分為兩大技術領域如下所示：

技術領域1（TA1）研究新的拓撲電路原型

子領域1：實現超越馮-諾伊曼拓撲的電路原型, 利用現有的材料和集成技術, 集成處理器和存儲器來創建革命性的功能

子領域2: 允許利用新材料或集成技術，在馮-諾伊曼體系中集成非馮諾伊曼結構的加速器，加速器的性能優勢可量化

技術領域2（TA2）研究新型計算的功能模組

開發支持超越馮-諾伊曼結構的組件或子系統，特別是開發新材料或集成技術，使未來的2.5D或3D集成解決方案能夠在超越馮-諾伊曼計算拓撲的背景下實現，研究主題包括加速材料發現、非易失性存儲器（NVM）、IC電源管理、芯片級光子組件。

圖4 創新拓撲電路原型的兩種方式

三維單芯片系統（3DSoC）和新式計算基礎需求(FRANC)兩大研究方向的目的都是問了解決存儲器讀寫數據占用時間長這一限制計算速度的主要瓶頸，3DSoC是從3D垂直結構的角度出發，試圖通過新材料與3D結構的融合實現這一目的。而FRANC項目用“新的材料和集成方案”創建“新穎的計算拓撲”，建議采取內存內計算、近內存計算等全新的拓撲機構來消除或減少數據移動的方式來加快處理數據的速度。通過這兩個研究項目，我們可以發現DARPA強調材料在集成電路器件集成中發揮的作用，希望通過新材料結合新架構、新拓撲結構提高處理大數據的能力，為人工智能、超級計算等前沿領域的發展奠定基礎。

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上一章介紹了DARPA電子復興計劃（Electronics Resurgence Initiative，簡稱ERI）在材料與集成領域的布局和兩個重點研究方向，本章介紹電子復興計劃中與電子電路設計相關的研究內容。電子電路設計領域的主要研究方向包括電子設備智能設計（IDEA）和高端開源硬件（POSH）。

圖1 ERI計劃中電子電路設計領域的研究內容

一、電子設備智能設計（IDEA）項目

相比軟件行業，芯片行業除了需要流片之外，還要解決兩大關鍵問題，第一是版圖設計，在電路設計完成之后需要通過版圖設計生成GDS，第二是設計復用問題。IDEA項目就是針對第一大關鍵問題醞釀而生，目前數字電路的版圖生成自動化程度已經相當高，但是模擬和混合信號電路仍然非常依賴手工去做版圖。IDEA項目的研究目標是實現“設計過程中無人干預”的能力，在混合信號集成電路、多集成電路模塊系統級封裝和印刷電路板等復雜電子技術的24小時設計框架中也無需專家進行設計。

如下圖所示，當今的SOC、SIP和PCB的設計流程在大部分環節都非常依賴于專業設計人員的知識輸入，專業知識的載體是技術人員。IDEA項目的特點是通過收集大量的原始設計數據，通過人工智能和機器學習的方法訓練得到模型，進而將模型導入一個統一的版圖生成器中，通過版圖生成器在24小時之內完成混合信號集成電路、多集成電路模塊系統級封裝和印刷電路板等的設計。IDEA的特點是專業知識的載體是軟件，設計周期短，自動化程度高。

圖2 當今SOC、SIP、PCB設計的流程（左）和IDEA項目的設計框架（右）

IDEA項目的兩大技術領域分別是技術領域1（TA1）：機器自動生成物理版圖, 為模擬和數字SoCs, SiPs, PCBs開發一個統一的物理版圖生成器和技術領域2（TA2）：意圖驅動的系統合成，開發一個意圖驅動的、自動建構校正的系統生成器，如下圖3所示。技術領域1的輸入是用于模擬IC設計的netlist、用于數字IC設計的Verilog RTL、用于SiPs的結構化Verilog netlist和用于PCBs的結構化Verilog netlist，其輸出是模擬電路、數字電路、多集成電路模塊系統級封裝和印刷電路板的版圖設計。設計領域2則主要是根據系統的需求，基于一些組件模塊，比如可用的封裝、SiP用的die、SoC IP，生成設計網表，提供給技術領域1工具進行物理設計。

圖3 IDEA項目的兩大技術領域

二、高端開源硬件（POSH）項目

開源軟件的蓬勃發展是目前軟件開發可以快速、低成本實現的一個關鍵。從Linux，GNU，Android到現在各種開源的AI Framework，成功的開源項目往往能夠產生革命性的影響。而在硬件設計難度和成本越來越高的情況下，“能否在硬件領域復制開源軟件的成功”，自然成為一個值得考慮的問題。在這個背景下，DARPA的高端開源硬件（POSH）項目將提供開源設計和驗證框架，包括技術、方法、標準，從而實現具有成本效益的超復雜片上系統設計。DARPA希望可降低復雜片上系統設計障礙的新工具能夠打開一個特定應用設計創新的新時代。

圖4 軟件設計和硬件設計對比

如圖4所示，目前軟件設計中開源的部分很多，例如圖中所提到的開源分布式NoSQL數據庫系統Cassandra、開源的持續集成工具Jenkins、開源的軟件框架Thrift、開源軟件開發框架PhP等。對比軟件的開源性，目前的SoC設計方法使IC設計開始進一步分工細化，出現了IP設計和SoC系統設計。對應于IP設計的IP Vendor的類型很多，主要包括了芯片設計公司、Foundry廠商、專業IP公司、EDA廠商等，其提供的IP核是芯片的核心組成部分，往往極具商業價值而非開源公開的。

在芯片設計項目中最重要的工作之一是驗證工作，因為芯片不能失敗（或者有缺陷）。如果芯片硬件有無法解決的bug，它帶來的損失輕則是一次投片的費用打水漂，重則影響產品的上市時間或者公司的信譽，導致客戶的流失，可能帶來致命的打擊。芯片項目和軟件項目對Bug的容忍度有著根本的不同，基于此特點，POSH項目確立了三個主要技術目標：技術目標1（TA1）：Hardware Assurance Technology指的是開發快速、有效、低成本的硬件驗證方法對開源硬件進行有效質量驗證；技術目標2（TA2）：Open Source Hardware Technology指的是通過開發設計方法、標準、核心IP組件來創建一個可行的開源SoC生態系統；技術目標3（TA3）：Open Source System-On-Chip Demonstration指的是通過設計一個最先進的開源SoC來驗證開源硬件實施的可行性。

硬件開源是一個討論了很久的話題，最近由于Nvidia開源DLA獲得了更多關注。軟件開源的成功能否能復制到硬件，既面臨技術的挑戰，又有生態和經濟因素等諸多限制，挑戰很大。但不管怎么說，能將自己的知識成果分享給大家，POSH、NVDLA和其它開源硬件項目能夠開源就是非常有價值的事情。

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上一章文章介紹了DARPA電子復興計劃（Electronics Resurgence Initiative，簡稱ERI）在電子電路設計領域的布局和兩個重點研究方向，本章介紹電子復興計劃中與系統架構相關的研究內容。系統架構領域的主要研究方向包括特定領域片上系統（DSSoC）和軟件定義硬件（SDH）。

圖1 ERI計劃中系統架構領域的研究內容

一、特定領域片上系統（DSSoC）項目

特定領域（Domain-Specific）的概念現在提的越來越多，大家也都逐漸看到它的重要性?，F在的芯片項目越來越復雜，軟件所占的比例非常高，投片、研發和應用的成本和風險越來越高。一套能把軟硬件設計垂直整合起來的方法和工具，可以在不同但相似的應用間最大限度的實現重用，從而提高設計效率，降低成本。DSSoC項目的研究目標是將開發一種由通用處理器、專用處理器、硬件加速器、存儲器、輸入/輸出元件等多個內核組成的異構片上系統，進而通過單個可編程器件實現多應用系統的快速開發。

如下圖所示，當前許多高性能的專用芯片是以可編程性作為代價，特定芯片存在可編程弱和系統集成難度大的困難。如何設計一個系統架構，能夠同時權衡專用性和通用性？特定領域計算的本質是建立一套完整的方法學和工具，能夠高效的設計和實現面向一個領域的軟硬件系統，同時這套方法和工具還可以方便的應用到新的領域。DSSoC項目提供一套垂直整合的方法，通過一個full-stack integration，提供一個軟硬件框架，讓程序員不必要了解底層硬件，但仍然可以充分的利用硬件的效率。目前，我們做一個架構設計的時候，往往要在通用性（可編程性）和專用性（高效率）之間做很多權衡。如果這個項目成功，那么在通用性和專用性之間的權衡就可以變得不那么困難了。

圖2 當前芯片在可編程性和高性能方面的對比分析

如下圖所示，DSSoC在軟硬件垂直整合的方法體系中提出了5大關鍵技術：（1）Intelligent Scheduler：通過在系統中增加專用于調度的處理器，以及讓每個Processor Elements (PE)都可以分析并上報自己的運行狀態實現資源智能調度；（2）Software：軟件工具包括開發工具，如編譯器和調試器，算法庫，以及Domain的應用程序和示例。軟件工具是特定領域計算能否真正落地的最重要部分，一個基本要求是可以支持領域內的新的設計;（3）Domain ontology：描述Domain的特征，反映不同分組間的關系，對算法的細節特征進行描述，支持項目中的智能調度等工作；（4）Medium access control (MAC)：MAC層是在PE間交換數據結構的媒介，既包括物理結構，拓撲，還包括一個標準編程接口；（5）Hardware integration：異構的SoC硬件, 包括CPU，GPU，TPU，Neuromorphic Unit，DSP，硬件加速器等。

圖3 DSSoC項目提出的軟硬件垂直整合方法

二、軟件定義硬件（SDH）項目

軟件定義硬件項目的研究目標是創建運行時可重新配置的硬件和軟件，在不犧牲數據密集型算法的可編程性的情況下實現類似專用集成電路（ASIC）的性能，且沒有專用集成電路開發相關的成本、開發時間或單個應用限制。在處理器設計過程中需要權衡的因素包括數學/邏輯資源、存儲器、地址計算、數據讀寫和傳送等，最優硬件配置根據算法不同而不同，沒有一種硬件配置能有效解決所有的問題?，F在雖然硬件設計水平已經達到專業化，但每個算法需要設計一個芯片，因此芯片設計成本高，往往也不具備可再編程性。通過SDH項目希望實現軟硬件的Runtime優化，進而實現一個芯片實現多個應用，節約芯片設計成本，硬件通過高級語言實現可再編程性。

SDH程序將創建一個可擴展的硬件/軟件架構，與ASIC不同，允許應用程序在運行時修改硬件配置。 SDH將實現兩大目標：（1）輸入數據變化時動態優化代碼和硬件; （2）能夠重用硬件來解決新問題,支持新算法。 為了實現這些目標，SDH把重點放在高速硬件重配置（very fast hardware reconfiguration speeds）和動態編譯（dynamic compilation）。

SDH項目確立了兩個主要技術目標：技術目標1（TA1）可重構處理器：可重構處理器要求重配置速度高于FPGA，而效率又要接近ASIC，功耗要遠低于FPGA。而且這個處理器不僅要求片上的運算和存儲可以重構，外部存儲子系統也要求能夠被配置為不同的數據訪問模式；技術目標2（TA2）面向高級語言的動態軟硬件編譯器：在runtime時的優化同時包括了軟件和硬件，編譯器需要能夠把高級語言轉換為機器語言以及面向應用的硬件配置。

圖4 SDH項目的兩大技術領域