1 引言

∑-△調制器與數字抽取濾波器是∑-△ ADC 實現16bit 以上精度的關鍵電路模塊。∑-△調制器依靠過采樣與高階閉環負反饋控制實現的噪聲整形技術，將基帶內的量化噪聲搬移到高頻段，而數字抽取濾波器則將帶外高頻段的噪聲加以濾除，同時將輸出頻率降低到輸入信號的奈奎斯特采樣頻率，最終實現對輸入信號高精度的模數轉換。

由于采用過采樣技術，∑-△ ADC 對輸入信號帶寬有一定限制，比較適合低頻信號的模數轉換。

以音頻信號44kHz 的奈奎斯特采樣頻率為例，在64倍的過采樣率下，即輸入采樣頻率為2.816MHz，4階∑-△調制器可實現16bit 的轉換精度；輸出PDM信號經* 倍降采樣數字抽取濾波器的處理后恢復初始信號的奈奎斯特采樣頻率。為保持S - Δ調制器的精度性能，數字抽取濾波器的通帶截止頻率應為20kHz、阻帶起始頻率為24kHz、阻帶衰減最小為80dB、通帶紋波為± 0.01dB、ADC 有效位數大于15bit。

∑-△ ADC 的精度和轉換速度由∑-△調制器決定，其中∑-△調制器的階數、過采樣率等參數直接決定了ADC 的分辨率，一般只需小規模的數?；旌想娐芳纯蓪崿F，面積小且功耗低。用于濾除量化噪聲的數字濾波器，為維持調制器的高分辨率就必須具有一定量的阻帶衰減與很小的紋波，導致數字濾波器的階數過大，并直接導致硬件消耗與功耗的顯著增加。

本文針對高精度數字抽取濾波器IP 電路，進行低成本與低功耗設計技術研究。在給定指標約束下，通過對CIC 抽取濾波器結構的改進，同時將多相結構應用到補償濾波器和半帶濾波器中，獲得比經典結構在硬件消耗與功耗上明顯的降低。

2 經典 CIC 濾波器結構

為確保數字濾波器信號的出路精度，采用單級抽取濾波器的階數將與輸入信號的采樣頻率成正比，而與過渡帶寬成反比。對于輸入頻率2.816MHz、過渡帶寬4kHz 的設計指標，采用單級抽取結構的濾波器，由于頻率高、過渡帶窄而導致單級濾波器階數過大，可實現性差，因此采用多級抽取結構成為必然。在多級結構中，第一級抽取結構的輸入頻率為系統最高的輸入頻率，但它的過渡帶寬很大；最后一級雖然過渡帶寬很窄，但輸入頻率降低；中間級的輸入頻率與過渡帶寬均較為適中，這樣的頻率與過渡帶分布配置，使得最終各級濾波器的總階數遠小于單級抽取的階數，因此多級結構更具有實用價值。

CIC 是由Hogenauer提出的一種無需使用乘法器的濾波器結構，結構簡單，采樣變換率高，可作為多級數字抽取濾波器中的輸入級。阻帶衰減為衡量CIC 性能的一個重要指標，在Matlab 下對抽取因子為64、32、…、2 的最小阻帶衰減進行仿真，確定當抽取因子最大為16 時，阻帶衰減仍滿足設計要求，繼續增大抽取率導致性能下降，則最大抽取倍率為16。

CI C 濾波器的最大缺陷在于通帶內的過多衰減，后面必須加一級補償濾波器以確保補償后的通帶紋波仍滿足指標要求，補償濾波器同時還具備降采樣抽取功率，可選擇4 倍抽取，也可先進行2 倍抽取，然后用一級半帶濾波器再完成2 倍抽取?；诙嗉壋槿∮欣诮档陀布Y源與功耗的原則，64倍降采樣數字抽取濾波器可采用如圖1 所示的三級結構。

圖1 系統結構框圖

CIC 降采樣濾波器對系統性能的影響至關重要，其級聯級數D與S-Δ調制器的階數L之間存在D=L+1的關聯，對于4 階∑-△調制器，D=5，在16 倍降采樣率下，CIC 濾波器的系統函數為：

采用Hogenauer 經典結構實現以上系統傳輸特性時，可將級聯梳狀濾波器分解為積分器HC（z）與梳狀微分器HI（z）兩部分，然后采用層疊結構實現。

由于HI（z）中的延遲因子需要16 個寄存器，采用置換原則，完成16 倍抽取后再進行微分部分的計算，這樣就只需要一個延遲因子，由此得到如圖2 所示的經典CIC 電路結構框圖。

圖2 經典CIC濾波器電路結構

CIC 中由于沒有乘法運算，同時置換原則的應用大大減少了寄存器的數量，面積和功耗得到有效控制。但是，經典CIC 結構的很大缺陷在于其中的積分器HC（s）為IIR 濾波器，即存在的輸出到輸入反饋使系統穩定性無法保證，并導致數據溢出。設CIC 濾波器的級聯級數為N，抽取倍數為M，輸入與輸出位數分別為Bin 和Bout，則兩者間必須滿足以下關系：

根據設計指標要求，Bin=1bit、M=24、N=5 時，Bout=21bit，即整個電路中所有寄存器和加法器位數為21 位時，系統才不會產生溢出，而輸出位數的大小決定了寄存器的位數以及涉及的計算量，并由此影響功耗與面積。

最終決定數字濾波器面積的是寄存器單元數量，通過估算其中1 位寄存器的數量可比較芯片面積的相對大??；由于沒有乘法器，則加法運算決定了CIC 濾波器中的功耗，以1 個1 位加法器在一個輸出周期內完成的加法次數作為估算功耗的基本單位。

圖2 中，一共有10 個延遲因子，若每個字長均取21 位，一共需要210 個1 位寄存器。總共有10 個21 位加法器，5 個工作在輸入頻率，5 個工作在輸出頻率，等效功率因子為：

計算得到等效功率相對因子為6 825，較大的功耗表明針對功耗面積優化的CIC 尚有繼續改進的空間。

3.CIC 濾波器的改進設計

經典CIC中IIR傳遞函數的遞歸結構嚴重制約了CIC 濾波器的性能，消除IIR 成為改進CIC 設計的基本出發點。將H（z）中的分子多項式因式分解并通過約分得到：

上式中沒有IIR 結構，從而消除了輸出到輸入的遞歸運算，確保系統穩定，結合置換原則，由此得到改進的CIC 電路結構如圖3 所示。

圖3 非遞歸結構CIC濾波器的實現框圖

這種非遞歸結構所需要的1 位寄存器總數為R=1+2+3+?+20=210，而等效功耗因子P=（2+3+4+5+6）×16+（7+8+9+10+11）×8+（12+13+14+15+16）×4+（17+18+19+20+21）×2=1 130。與經典結構相比，寄存器總數相等，但功耗減小到原來的1/ 6，采用這種非遞歸結構不但改善了系統穩定性，還大大提高了系統性能。由于電路實現時需采用層疊結構，5級結構即需5 級層疊，如果其中有一級為4 或者更小，那就可以減小層疊數，從而進一步減小硬件和功耗。

阻帶衰減為衡量CIC 濾波器性能的一個重要指標。通過犧牲部分阻帶衰減性能可減小層疊數。對于4 級結構，應分別考慮各級在需要的衰減頻段處能達到的衰減值。在Matlab下分別仿真（1+z-8）、（1+z-4）、（1+z-2）、（1+z1）的幅頻特性，并依次設為第一級到第四級。設CIC 濾波器的零點為FZ，根據設計指標，中心頻率fC=22kHz，只要在所有FZ ± fC頻率范圍內阻帶衰減值能達到80dB，CIC濾波器即可滿足設計指標要求。由于最小衰減值出現在FZ-fC 與FZ+fC 關鍵頻率點處，在Matlab 下僅測試單級時關鍵頻率點處的阻帶衰減，結果如表1 所示。

表1 各級為單級時在關鍵頻率點處的阻帶衰減值

通過計算，當第一級到第四級的級聯級數分別減小為最低的5、4、3、3 時，則最小阻帶衰減量計算為：

雖然以上降低層疊數的改進結構其最小阻帶衰減滿足設計要求，但后級補償濾波器無法使紋波達到設計要求，應加大其中一級或兩級的級聯級數來降低補償后的通帶紋波，將級數增大后紋波的變化如表2 所示。

表2 級數增大后補償結果的變化

只有當級聯級數為3、4 、5 、5 時補償后的結果接近設計指標要求。將補償后的整體幅頻特性沿著Y 軸方向向下移動約0.008dB 左右，這樣最大紋波為0.016 2-0.008=0.008 2dB，最小紋波為-0.000 37-0.008=-0.008 37dB，這樣紋波就在指標范圍內，所以采用這種級聯方式可以滿足設計指標要求。最終確定的CIC 濾波器系統函數為：

圖4 為改進前后CIC 濾波器的幅頻響應，實線與虛線分別對應為改進前后的幅頻響應，改進后的曲線比改進前有明星的上升，部分點處上升的幅度還較大。但由于改進后在關鍵點處能夠達到衰減的性能要求，犧牲其他非關鍵點處的衰減特性以降低硬件資源和功耗的設計策略還是非?？扇〉摹?/p>

圖4 改進前后的幅頻響應比較

此時，寄存器總數降低到R=1+2+3+?17=153，等效功耗因子P 降低為P=（2+3+4）× 16+（5+6+7+8）×8+（9+10+11+12+13）×4+（14+15+16+17+18）×2=732，比未改進前少用了57 個寄存器，功耗則降低了35%，在保持紋波性能的前提下，硬件資源消耗和功耗明顯降低。

4 補償濾波器與半帶濾波器設計

改進后的CIC 濾波器幅頻特性整體向上偏移，導致通帶頻率處的各點頻率向上移動，與改進前幅度相同的點在改進后的曲線上必然向前移動，即改進后的頻率點相當于左移。所以，針對改進后的CIC 濾波器設計補償濾波器時，其通帶截止頻率點相應地也要左移。若將通帶截止頻率設為小于20kHz 的點，通過調整參數以優化補償后的紋波性能，即調整幅頻特性曲線后最終得到的通帶紋波為±0.006 2dB。

補償前后的通帶特性如圖5 所示，圖中下方曲線為CIC 濾波器在通帶范圍內的幅頻響應，上方曲線為補償濾波器的幅頻響應，中間部分為補償后的幅頻響應。顯然，經補償后的曲線在通帶范圍內變得更加平坦。

圖5 補償前后的通帶幅頻特性

補償濾波器系統傳遞函數可采用如圖6所示的多相結構實現方式。若采用傳統的直接型結構實現，所有的運算單元將工作在2倍抽取頻率之前，功耗較大。

而多相結構中，由于補償濾波器中所有的加法與乘法單元都工作在輸出頻率而非輸入頻率處，這樣在面積沒有增加的情況下，功耗將比直接型結構節省近50%。

半帶濾波器完成最后的2 倍降采樣抽取，并使數字濾波器的總體性能達到指標要求。在Matlab 下調用相應的函數設計半帶濾波器，其通帶和阻帶幅頻特性如圖7 和圖8 所示。

同樣采用多相結構實現半帶濾波器，得到的電路結構如圖9 所示。如果采用直接型結構，則需要的寄存器數為102，而多相結構的應用可使寄存器數降低到76 個，面積有一定程度的下降，并且由于所有運算單元直接工作在輸出頻率，功耗也比直接型結構降低了50%。

圖6 補償濾波器的多相實現結構

圖7 半帶濾波器的通帶幅頻響應

圖8 半帶濾波器的阻帶幅頻響應

圖9 半帶濾波器的多相結構

5 仿真與驗證

在matlab 下對64 倍降采樣及連抽取濾波器的幅頻響應進行仿真，結果如圖10 所示，其中補償濾波器和半帶濾波器的系數經過了截位處理。

圖10 系統總幅頻特性曲線

對數字濾波器的通帶紋波與阻帶衰減特性進行仿真，相應的幅頻響應曲線如圖11和圖12所示。系統總通帶紋波為± 0.006dB，阻帶衰減在80dB以下，總體性能滿足設計要求。

圖11 系統通帶特性

圖12 系統阻帶特性

在Mat l ab 下建立整個抽取濾波器的模型，用Matlab工具包生成 ∑-Δ調制器的輸出信號進行系統測試，輸出結果如圖13 和圖14 所示。

由于量化噪聲被基本濾除，濾波器的輸出得到所需的正弦信號。對整個抽取濾波器完成VerilogHDL 描述，其中運用了Horner 法則以提高精度，采用CSD 碼對乘系數進行編碼，乘法器直接采用移位和加法實現。最后，選用EP2C8Q208C8 并基于Quartus 工具綜合了整個抽取濾波器，系統共占用FPGA 的LE資源達5 435 個，約占總數的66%。綜合后可得到的最高時鐘頻率為5 5 . 9 5MHz ，并且對Modelsim 下后仿輸出的數據進行了FFT 分析，并計算其相應的信噪比，圖15 為5kHz 信號的FFT輸出結果。

圖13 調制器輸出信號

圖14 濾波器輸出信號

圖15 5kHz 信號FFT 分析結果圖

在0~20kHz 范圍內選擇足夠的頻率點進行測試，測試結果如表3 所示，輸出數據的有效位數均滿足大于15bit 的設計要求。

表3 選取頻率點輸出數據的信噪比

6 結論

本文提出了一種面積小功耗低的數字抽取濾波器的設計。設計結構在過采樣率很高時更能體現出它的優勢。通過適當犧牲CIC 濾波器的阻帶衰減特性以換取精度與硬件資源之間的平衡折衷，面積略有下降而功耗則比經典結構降低了35%；采用多相結構實現補償濾波器和半帶濾波器，均可使其功耗降低近50%，同時半帶濾波器的硬件消耗也有明顯下降。通過FPGA 驗證，改進后的64 倍降采樣抽取數字濾波器可滿足15bi t 精度處理的要求。