1、 概 述

隨著大規模集成電路水平的發展，以數字信號處理器（Digital Signal Process，DSP）為基礎的實時數字信號處理技術正在迅速發展，現已廣泛應用于圖像處理技術、語聲處理、智能化儀表、生物醫學與工程、通信、自動控制等領域。由Analog Device公司生產的ADSP是應用非常廣泛的一類DSP，其典型產品有定點的ADSP2181和浮點的ADSP21060。在許多實際系統中，需要采用多片DSP級聯的方式進行處理。因此，ADSP2181經常經級聯后用在實際系統中，我們設計了基于ISA總線的通用多DSP目標系統，這種系統可以用于早期研發及各種算法的硬件平臺，他對縮短實際系統開發周期、項目預研等都有重要意義和應用價值。

2、 通用多DSP 目標系統的構成

通用多DSP 目標系統的構成由6片ADSP2181、2片A/D變換器以及實現邏輯功能的FPGA組成，其原理框圖如圖1所示。

（1）處理系統

整個處理系統由6片DSP構成，他完成對2路模擬信號的采集和數據處理。本系統采用的是Analog Device公司較為典型的定點DSP系列ADSP2181，相鄰2片DSP之間的串口數據的發送與接收、幀同步信號的發送與接收分別對應相連，數據的傳輸采用自動緩沖的方式。

（2）系統輸入

系統輸入的模擬信號由2路精度為12b的串行A／D變換器完成，采樣率最高達400kS／s，輸入模擬量為單極性（0～2．5V）信號。模擬信號經A／D變換器后以串行方式送入第1片DSP。

（3）時序控制

系統時序控制由FPGA（Field Programmable Gate Array，現場可編程門陣列）實現，系統采用Altera公司的FPGA芯片EPFl0K10，其實現的主要功能有：

①產生ISA總線對各片DSP訪問的地址譯碼與控制；

②產生通過IDMA端口訪問DSP所需的控制信號IAL，IWR， IRD和IS；

③產生各個DSP的復位信號；

④產生滿足A／D轉換器時序要求的控制信號CLK（串口時鐘）和CONV（轉換控制）。

另外，FPGA還完成了DSP與ISA總線之間數據傳輸所需的控制時序，有效地保證了數據傳輸的可靠性。

3 、通用多DSP目標系統的硬件設計

（1）目標系統的地址分配與實現

每塊DSP目標板只占用一組端口地址，每組地址共4個：數據端口、地址端口、復位端口和控制端口。組起始地址通過4b跳線開關加以選擇，設開關值為n，則板卡起始地址為360-4×n（記作port），其他3個端口地址分別為port+2，port+4，port+6。在FPGA中采用如圖2所示的邏輯，實現了目標系統板端口地址的動態分配。

數據端口port 用于實現對DSP內部存儲器的讀寫操作，完成DSP與上位機之間的數據傳輸。

地址端口port+2 用于提供對DSP進行讀寫操作時DSP內部程序存儲區（PM）或數據存儲區（DM）的起始地址。

復位端口port+4 用于對DSP進行復位操作，實現對DSP的軟復位。

控制端口port+6 用于選擇要操作的DSP。

（2）控制信號的形成

目標板上6片DSP占用同一端口地址，系統工作時，可以對任意DSP的任一數據區進行讀寫操作。對DSP的片選信號是通過對控制端口的操作來實現的。當A2A1=11時，對應于DSP的控制端口，這時數據線的低3位（DATA［2．．0］）用于指定6個DSP中的一個。

4 、下載軟件設計

ADSP2181片內集成了一個可以訪問其內部存儲器的16 b IDMA端口，主機通過此端口可以訪問ADSP2181片內的程序存儲器和數據存儲器的任一單元，實現對DSP下載文件、傳輸數據等操作，這一過程是通過上位機對DSP的IDMA端口的操作來完成的。本文設計了基于VB的通用多DSP目標系統的下載軟件，通過上位機對目標系統進行各種操作。

（1）端口選擇 選擇一組端口地址，他應與目標板的端口地址相一致；

（2）處理器選擇 選擇所要進行讀寫操作及下載的處理器號（1#～6#）；

（3）下載文件選擇 選擇要加載到指定DSP的程序；

（4）下載 執行下載操作，并自動檢查加載是否成功，若不成功，則重新加載；

（5）讀處理器選擇 調用讀處理器模塊，讀選定處理器的指定單元的內容；

（6）寫處理器選擇 調用寫處理器模塊，在所選的處理器的指定單元寫入數據。

5 、結 語

通用多DSP目標系統，在地址分配上充分考慮到了ISA總線和定點ADSP2181的特點，采用地址的動態分配技術，有效地節省了系統的資源。下載軟件可以對1片或多片DSP進行文件下載、讀、寫等操作，極大地增強了系統的通用性與靈活性。該系統可用于各種算法的硬件平臺和早期研發，具有較高的應用價值。

責任編輯：gt