同步開關輸出（SSO）引起的同步開關噪聲（SSN）一直是信號完整性（SI）領域幾十年來的熱門話題（見下圖）。一些人認為只有使用晶體管級模型的SPICE仿真才能提供DDR4等存儲器接口所需的精度，以仿真在地址和數據總線上同時驅動多個信號。而即使使用SPICE仿真器和晶體管級模型，互連模型也需要包括信號、電源和地之間相互作用的細節。有些人認為這種模型只能使用矢量網絡分析儀（VNA）從物理測試平臺中提取。但是，如果您用一塊生產好的PCB來執行物理模型提取，那么您已經處于產品開發周期晚期了，而大多數設計團隊都希望在設計周期的早期進行這些仿真，以幫助優化電源分配網絡、信號布線和內存控制器選擇。

Cadence? Sigrity?團隊一直在推廣兼顧電源的信號完整性分析方法。現在，我們又有了一些新的成果。然而，在進一步討論之前，您可能需要花一些時間來閱讀我們的白皮書“應對’兼顧電源’挑戰的內存接口設計”(https://www.cadence.com/content/dam/cadence-www/global/en_US/documents/tools/ic-package-design-analysis/sigrity-power-aware-tp.pdf)，從而了解一下我們的流程。

這篇白皮書回顧了兼顧電源的信號完整性分析流程，該流程提取了系統的互連模型（如封裝模型、PCB模型、連接器模型等），然后將它們與IBIS（5.0+）器件模型級聯，組成時域仿真系統。Sigrity SystemSI?多年來一直支持這種流程：它使用Sigrity提取工具從物理layout中提取PCB/封裝模型，再將模型分配到各個模塊以連接每個模塊的信號、電源和地，然后使用類似SPICE的仿真器來運行時域仿真以生成用于后處理的波形。通過提取出的包含電源網絡的互連模型、將適當的電源引腳從驅動緩沖器連接到接收緩沖器、以及在時域仿真中使用兼顧電源的IBIS模型，就能仿真出包含電源網絡的非理想供電效應的信號完整性結果。

圖：原仿真流程

只要時域仿真器可以處理大型、復雜的系統級仿真，并且所有模型都被正確提取，以及連接電源接地引腳的返回電流路徑也是正確的，那么該流程就可以正常工作。

不幸的是，互連模型的龐大規模（即S參數）會導致仿真時間過長。當信號和電源網絡一起被提取用于并行總線設計時，電路板和封裝的S參數會有數百個端口。假如S參數模型在DC上沒有信息，那么當S參數模型在低頻范圍內的表現不佳時，時域仿真便會遇到收斂問題。

另外，當設計團隊從這種類型的仿真中獲得結果時，他們還會面臨調試設計問題的挑戰：因為一旦封裝和電路板模型被提取，layout中的所有物理信息都會丟失。因此，如果SI工程師想要糾正系統時域仿真方面的問題，他們就不得不重新回到layout進行更改，并再次提取模型。顯然，這對于“what-if”分析并不理想。

我們能否擁有一種兼顧電源的信號完整性仿真流程，避免使用模型提取并降低時域仿真收斂失敗的可能性呢？答案是肯定的。現在Sigrity SystemSI和SPEED 2000可以協同工作，使這一設想對于SI工程師而言成為可能。在Sigrity新的工作流程中，SystemSI不再從layout中提取模型，而是采用新模塊直接連接到電路板或封裝layout的方式。一旦啟用流程，使用混合求解器的FDTD仿真將直接在后臺的SPEED 2000中執行（見下圖）。仿真完成后，仿真結果將返回到SystemSI以進行后處理和測量。對用戶而言，界面和設置過程與使用提取模型的流程相同。

圖：原仿真流程→新仿真流程

這兩個流程的關鍵區別在于，新流程不是使用類似SPICE的仿真器，而是使用混合求解器的FDTD方法進行時域仿真。

該流程使設計團隊能夠通過直接訪問封裝或電路板layout來執行“what-if”分析，降低互連模型的復雜性，并使時域仿真收斂問題得到解決。

現在，您可能想知道我們白皮書中討論的方法是否已經不再需要。也不盡然。如果您在設計周期晚期，并且有一些VNA提取的模型，那么這是使用基于模塊的互連模型方法的絕佳時機。但是，如果您仍處于設計驗證階段，有權訪問layout并期望進行修改，那么直接的FDTD仿真方法可能會是更好的選擇。