加速系統(tǒng)功能擴(kuò)展

對(duì)高性能計(jì)算、下一代服務(wù)器和AI加速器的需求迅速增長(zhǎng)，增加了處理更大工作負(fù)載的需求。這種不斷增加的復(fù)雜性帶來(lái)了兩個(gè)主要挑戰(zhàn)：可制造性和成本。從制造角度來(lái)看，這些處理引擎正接近光刻機(jī)可以蝕刻的光罩的最大尺寸；而隨著芯片尺寸的增大和相應(yīng)的良率降低，單個(gè)芯片的成本可能會(huì)顯著增加。

戈登·摩爾曾說(shuō)過(guò)：“將大型系統(tǒng)由較小的功能構(gòu)建，分別封裝并互連，可能更經(jīng)濟(jì)。”在芯片設(shè)計(jì)中，為了滿(mǎn)足性能提升的需求，行業(yè)正在從系統(tǒng)級(jí)芯片（SoC）轉(zhuǎn)向使用晶圓級(jí)封裝的系統(tǒng)級(jí)封裝（SiP）。

異構(gòu)SoC涉及在IO或核心級(jí)別對(duì)SoC進(jìn)行分區(qū)，使用模塊化方法與不同的構(gòu)建塊。這提供了幾個(gè)優(yōu)勢(shì)，包括支持超出光罩尺寸的SoC，提高芯片良率，并實(shí)現(xiàn)設(shè)計(jì)模塊化。然而，異構(gòu)芯片引入了新的挑戰(zhàn)，包括由于芯片之間和封裝的緊密交互而增加的設(shè)計(jì)復(fù)雜性，支持跨裝配和制造過(guò)程的可測(cè)試性，以及由于芯片的接近性而進(jìn)行的熱管理。3D集成能夠?qū)崿F(xiàn)使用不同技術(shù)和材料制造的IC芯片的異構(gòu)集成，從而實(shí)現(xiàn)高性能、低成本和緊湊尺寸要求的集成、復(fù)雜和多功能微系統(tǒng)。

封裝的進(jìn)步使多芯片系統(tǒng)成為可能

需要處理大量數(shù)據(jù)的新興半導(dǎo)體應(yīng)用正在推動(dòng)先進(jìn)封裝的發(fā)展。各種先進(jìn)封裝技術(shù)，包括并排放置或垂直放置，已經(jīng)成為異構(gòu)集成技術(shù)實(shí)施的一部分。2.5D和3D封裝作為重要的解決方案獲得了普及，每種技術(shù)都提供了獨(dú)特的優(yōu)勢(shì)和挑戰(zhàn)，使其成為半導(dǎo)體制造商和開(kāi)發(fā)者的重要考慮因素。

在2.5D封裝中，兩個(gè)或多個(gè)芯片并排放置，通過(guò)中介層將一個(gè)芯片連接到另一個(gè)芯片。中介層充當(dāng)橋梁，連接單個(gè)芯片并提供高速通信接口，允許在單個(gè)封裝上更靈活地結(jié)合不同功能。通過(guò)在中介層上堆疊芯片，2.5D封裝減少了封裝的整體占地面積（與2D相比），使其非常適合更小和更薄的設(shè)備。中介層和橋提供了大量高密度的BUMPs和走線(xiàn)，有助于增加帶寬。

在3D IC技術(shù)中，通過(guò)垂直堆疊進(jìn)行芯片連接，提高了封裝的整體性能和功能。這允許集成具有多層和多功能的芯片。特別是對(duì)于混合鍵合等3D封裝技術(shù)，這種集成趨勢(shì)導(dǎo)致芯片之間的BUMPs間距急劇縮小，從而減少了相應(yīng)的互連距離和相關(guān)寄生效應(yīng)。

可擴(kuò)展性：互連

由于對(duì)更高帶寬的需求和制造過(guò)程及封裝技術(shù)的進(jìn)步，互連從傳統(tǒng)的銅uBUMP到最先進(jìn)的40um間距uBUMP，再進(jìn)一步縮小到10um（圖2）發(fā)生了顯著變化。

▲圖2BUMPs間距的縮小（來(lái)源：先進(jìn)封裝的現(xiàn)狀-2023年6月，Yole Intelligence）

在2.5D場(chǎng)景中，通過(guò)中介層上的重分布層（RDL）進(jìn)行芯片之間的連接，芯片之間的距離通常在100um左右。隨著3D場(chǎng)景中芯片堆疊技術(shù)的進(jìn)步，使用uBUMP進(jìn)行芯片的垂直堆疊允許芯片之間直接連接，將距離減少到不到40um。這顯著減少了基板的尺寸。此外，在3D集成中，傳輸?shù)腎O信號(hào)不再需要放置在芯片的邊緣。此外，通過(guò)在集成芯片系統(tǒng)中使用混合鍵合技術(shù)（SoIC，3D），芯片之間的垂直連接更加緊密。混合鍵合通過(guò)微小的銅對(duì)銅連接（<10um）連接芯片。混合鍵合的較小BUMPs間距允許在相同區(qū)域內(nèi)具有數(shù)千個(gè)IO通道，進(jìn)一步提高集成度和性能。這一進(jìn)步顯著提高了數(shù)據(jù)帶寬，即使在較低的工作頻率下（與2.5D相比）。因此，鑒于這一技術(shù)進(jìn)步，選擇基于簡(jiǎn)單數(shù)字IO的解決方案，如新思科技 3DIO（圖3），不僅提高了IO電路的可靠性，還在面積效率方面顯示出比串行IO更好的結(jié)果質(zhì)量。

▲圖33DIC互連的全景圖（來(lái)源：3DIC時(shí)代的互連，臺(tái)積電，IEEE，2022年）

新思科技 3DIO平臺(tái)提供靈活性、可擴(kuò)展性和最佳性能

新思科技 3DIO平臺(tái)（圖4）專(zhuān)為多芯片異構(gòu)集成而調(diào)整，提供多功能解決方案，實(shí)現(xiàn)3D堆疊中功率、性能和面積（PPA）的最佳平衡，以滿(mǎn)足新興封裝需求。此外，該平臺(tái)還能加快時(shí)序收斂，這是芯片對(duì)芯片集成中的關(guān)鍵挑戰(zhàn)。

▲圖4新思科技 3DIO平臺(tái)架構(gòu)支持2.5D、3D和SoIC封裝

新思科技 3DIO平臺(tái)包括以下內(nèi)容：

新思科技可綜合3DIO包括與新思科技標(biāo)準(zhǔn)單元庫(kù)兼容的可綜合Tx/Rx單元和用于最佳ESD保護(hù)的可配置充電設(shè)備模型（CDM）。隨著IO通道數(shù)量的急劇增加，優(yōu)化的新思科技 3DIO解決方案利用自動(dòng)布置和布線(xiàn)（APR）環(huán)境直接在BUMPs上布置和布線(xiàn)IO。該解決方案支持使用微BUMP和混合BUMP的2.5D和3D封裝。新思科技 3DIO單元支持高數(shù)據(jù)速率，并提供最低功耗解決方案，面積優(yōu)化以適應(yīng)混合BUMP區(qū)域。新思科技源同步3DIO（SS3DIO）擴(kuò)展了可綜合的3DIO單元解決方案，具有時(shí)鐘轉(zhuǎn)發(fā)功能，以幫助降低比特錯(cuò)誤率（BER）并簡(jiǎn)化芯片之間的時(shí)序收斂。SS3DIO提供可擴(kuò)展性，以創(chuàng)建具有最佳PPA和ESD的自定義大小宏。TX、RX和時(shí)鐘電路支持匹配的數(shù)據(jù)和時(shí)鐘路徑，數(shù)據(jù)在發(fā)送時(shí)鐘邊沿發(fā)射，并在相應(yīng)的接收時(shí)鐘邊沿捕獲。新思科技源同步3DIO PHY是一個(gè)64位硬化PHY模塊，具有內(nèi)置冗余，優(yōu)化以實(shí)現(xiàn)最高性能。具有CLK轉(zhuǎn)發(fā)的3DIO PHY降低了BER，并簡(jiǎn)化了實(shí)現(xiàn)以及POWER/CLK/GND BUMP的最佳布置（圖5）。

▲圖5新思科技同步3DIO PHY視圖（來(lái)源：同步3DIO PHY橫截面視圖）

結(jié)語(yǔ)

隨著封裝技術(shù)的進(jìn)步和互連密度的增加，給定芯片面積的IO通道顯著增加。相應(yīng)的IO通道長(zhǎng)度減少提高了性能，但也增加了對(duì)更精簡(jiǎn)接口的需求。新思科技 3DIO平臺(tái)為客戶(hù)提供多功能解決方案，以實(shí)現(xiàn)可調(diào)的集成多芯片設(shè)計(jì)結(jié)構(gòu)。新思科技 3DIO平臺(tái)的最優(yōu)面積經(jīng)過(guò)精心設(shè)計(jì)，以適應(yīng)BUMPs，在實(shí)現(xiàn)和信號(hào)布線(xiàn)方面提供顯著優(yōu)勢(shì)。在3D堆疊技術(shù)中，用于信號(hào)傳輸?shù)脑赐綍r(shí)鐘設(shè)計(jì)可以幫助客戶(hù)實(shí)現(xiàn)更低的BER并簡(jiǎn)化時(shí)序收斂。新思科技 3DIO平臺(tái)專(zhuān)為多芯片集成而量身定制，使客戶(hù)能夠創(chuàng)建高效的芯片設(shè)計(jì)，并加快上市時(shí)間，利用新思科技 3DIC編譯器加速集成并為給定技術(shù)提供優(yōu)化的PPA。除了3DIO平臺(tái)外，新思科技多芯片解決方案還包括UCIe IP和HBM3 IP。