隨著摩爾定律的放緩與面臨微縮物理極限，半導(dǎo)體巨擘越來(lái)越依賴先進(jìn)封裝技術(shù)推動(dòng)性能的提升。隨著封裝技術(shù)從2D向2.5D、3D推進(jìn)，芯片堆迭的連接技術(shù)也成為各家公司差異化與競(jìng)爭(zhēng)力的展現(xiàn)。而“混合鍵合”（Hybrid Bonding）被視為芯片連接的革命性技術(shù)。

混合鍵合：優(yōu)勢(shì)與挑戰(zhàn)并存

混合鍵合在先進(jìn)封裝領(lǐng)域越來(lái)越受歡迎，因?yàn)樗峁┝斯δ芟嗨苹虿煌男酒g的最短垂直連接，以及更好的熱、電和可靠性結(jié)果。

其優(yōu)點(diǎn)包括互連縮小到亞微米間距、高帶寬、增強(qiáng)的功率效率以及相對(duì)于焊球連接的更好擴(kuò)展。但是，盡管一些芯片制造商在大批量制造（HVM）中確實(shí)擁有混合鍵合技術(shù)，但目前該工藝的成本太高，無(wú)法大規(guī)模采用。而且由于混合鍵合將前端和后端生產(chǎn)線連接在一起，因此芯片放置等組裝工藝現(xiàn)在必須滿足前端規(guī)格。

其他挑戰(zhàn)包括需要更好的銅平整度均勻性、更快的芯片到晶圓（D2W）放置和更好的精確性、多個(gè)鍵合和解鍵合載體帶來(lái)成本增加以及更低溫的退火能力。最后，必須降低顆粒水平，尤其是在芯片放置和切割步驟中。

Brewer Science首席應(yīng)用工程師Alice Guerrero表示：“要成功地將混合鍵合進(jìn)行大批量生產(chǎn)，需要解決與缺陷控制、對(duì)準(zhǔn)精度、熱管理、晶圓翹曲、材料兼容性和工藝吞吐量相關(guān)的挑戰(zhàn)?！?/p>

人工智能（AI）芯片組和模塊是混合鍵合和先進(jìn)封裝的巨大驅(qū)動(dòng)力。它們的高性能和高價(jià)格有助于推動(dòng)行業(yè)發(fā)展。事實(shí)上，DRAM制造商正在評(píng)估從熱壓縮焊球鍵合轉(zhuǎn)向混合鍵合的凈收益（見(jiàn)圖1）?；旌湘I合之后的下一代擴(kuò)展是順序3D集成，其中鍵合甚至延伸到薄膜。

混合鍵合是將SoC分解為更模塊化的芯片組技術(shù)的關(guān)鍵推動(dòng)因素。比利時(shí)微電子研究中心imec高級(jí)研究員、研發(fā)副總裁兼3D系統(tǒng)集成項(xiàng)目總監(jiān)Eric Beyne表示：“我們對(duì)單片IC進(jìn)行了某種分解，將擁有專門的技術(shù)，例如用于SoC、邏輯和I/O設(shè)備的邏輯和SRAM內(nèi)存?！薄拔覀冃枰苿?dòng)一種看似單片或完全集成的解決方案，在這種解決方案中，你看不到不同設(shè)備之間的界限。我們必須打破這種障礙，即脫離芯片會(huì)在帶寬或能源使用方面造成的損失?！?/p>

高帶寬存儲(chǔ)器（HBM）制造商可以轉(zhuǎn)向混合鍵合或熔融鍵合（介電質(zhì)到介電質(zhì)），但存在缺點(diǎn)?！叭廴阪I合目前確實(shí)是一種經(jīng)過(guò)驗(yàn)證的300mm晶圓制造工藝，這種鍵合對(duì)HBM非常有效?！盓V Group（EVG）業(yè)務(wù)開(kāi)發(fā)總監(jiān)Thomas Uhrmann表示，“HBM目前堆疊12層芯片，制造商很快就會(huì)增加到16層。但由于每個(gè)芯片的性能并不相同，因此基本上最薄弱的環(huán)節(jié)限制了整個(gè)堆棧的性能。這不僅僅是產(chǎn)量問(wèn)題，因?yàn)镈RAM晶圓的產(chǎn)量非常好。速度分選實(shí)際上是一個(gè)很大的障礙。需要實(shí)施預(yù)排序才能進(jìn)行補(bǔ)償?！?/p>

此外，混合鍵合還面臨一大挑戰(zhàn)——散熱?；旌湘I合的新功率密度水平需要新的方法來(lái)釋放熱量。imec的研究人員利用3D打印技術(shù)開(kāi)發(fā)了微流體冷卻技術(shù)。采用這種方法，通道的直徑很重要。

“在100~300μm時(shí)，水可以更自然地流入結(jié)構(gòu)，產(chǎn)生直接流向芯片背面的水射流，像淋浴噴頭一樣直接冷卻系統(tǒng)?！盉eyne說(shuō)道。他指出，通過(guò)用交織的針翅結(jié)構(gòu)對(duì)芯片背面進(jìn)行額外修改，熱傳輸進(jìn)一步減少，實(shí)現(xiàn)10W/㎡-K的傳熱系數(shù)值?！翱傮w而言，冷卻可以將芯片溫度降低約50℃?！?/p>

每次將混合鍵合工藝縮小到更小的線寬和間距時(shí)，鍵合強(qiáng)度和對(duì)準(zhǔn)度都必須提高。鍵合強(qiáng)度需要更好，晶圓的平整度也需要更好，這在很大程度上取決于晶圓廠的化學(xué)機(jī)械拋光能力。

在制造過(guò)程中，焊料凸塊的間距為45μm。“晶圓對(duì)晶圓鍵合提供了一條通往400nm和200nm間距的路徑，但芯片對(duì)晶圓的鍵合稍落后于它們，在10~1μm的范圍內(nèi)，這可能是該技術(shù)的最優(yōu)點(diǎn)。”Beyne說(shuō)道。

混合鍵合技術(shù)發(fā)展擁有強(qiáng)大的驅(qū)動(dòng)力

晶圓對(duì)晶圓鍵合方案是用于CMOS圖像傳感器混合鍵合的首個(gè)技術(shù)，其中像素陣列芯片與邏輯芯片鍵合，以最大化背面照明面積?，F(xiàn)在，其他應(yīng)用也開(kāi)始采用這種辦法，結(jié)合了處理器/緩存、3D NAND、MicroLED以及用于ChatGPT等大型語(yǔ)言模型（LLM）應(yīng)用的AI模塊。

小芯片（Chiplet）集成在先進(jìn)封裝中提供了新的靈活性?！霸谙冗M(jìn)封裝中，你可以定制系統(tǒng)?！?a href="http://www.solar-ruike.com.cn/tags/ti/" target="_blank">Tignis首席執(zhí)行官Jon Herlocker表示，“你可以說(shuō)，‘這部分邏輯非常復(fù)雜，所以我將在300mm代工廠的先進(jìn)節(jié)點(diǎn)上進(jìn)行這項(xiàng)工作，但我將從一個(gè)或多個(gè)更成熟的節(jié)點(diǎn)中獲取其他功能并將其放在同一個(gè)封裝上?！憧梢杂行У乩贸墒旃?jié)點(diǎn)及其可預(yù)測(cè)的高產(chǎn)量流程，從而降低整體風(fēng)險(xiǎn)。因此，一旦你決定進(jìn)行先進(jìn)封裝，那么從復(fù)雜芯片中取出盡可能多的東西并使用更成熟的技術(shù)，然后通過(guò)該先進(jìn)封裝進(jìn)行連接，就會(huì)帶來(lái)各種好處?！?/p>

電源管理和對(duì)功率效率的需求是芯片堆疊和新鍵合方法的額外驅(qū)動(dòng)因素?；旌湘I合使公司能夠創(chuàng)建“阻力最小的路徑”，這意味著更短的連接、更高的互連密度以及更大的散熱挑戰(zhàn)。

在這一發(fā)展過(guò)程中，需要降低半導(dǎo)體的功耗?？蓴U(kuò)展性變得至關(guān)重要（見(jiàn)圖2）?！拔覀冇泄β蕢?，因此目前的能量密度通常為每平方厘米100W，但未來(lái)我們需要每平方厘米500W的能量密度，因此散熱市場(chǎng)將是一個(gè)相當(dāng)大的增長(zhǎng)?！盉eyne說(shuō)，“如果每平方毫米的電流為500A，那么通過(guò)微凸塊和焊料凸塊發(fā)送可能不是最佳方法，因?yàn)殡娏鞲哌_(dá)每平方毫米500A?！斑@可以通過(guò)將電源管理系統(tǒng)集成到設(shè)備附近來(lái)解決。我們可能不只是通過(guò)整個(gè)堆棧發(fā)送1.7V，但也許你會(huì)提出更高的電壓，例如48V，然后在封裝或板級(jí)使用DC/DC轉(zhuǎn)換來(lái)達(dá)到最終電壓?！?/p>

Uhrmann指出，測(cè)試增加了另一層復(fù)雜性?！半m然凸起的器件可以輕松測(cè)試，但混合鍵合就不那么容易了。你可以為混合鍵合創(chuàng)建一個(gè)雙層結(jié)構(gòu)，因?yàn)檫@樣你就有了一個(gè)可以測(cè)試的底層，但你仍然需要在頂層有鍵合層。”

混合鍵合工藝如何實(shí)現(xiàn)？

晶圓到晶圓（wafer-to-wafer）鍵合工藝比芯片到晶圓方案更成熟，但它有一個(gè)主要缺點(diǎn)——芯片必須大小相同。這對(duì)于處理器堆疊上的靜態(tài)隨機(jī)存取存儲(chǔ)器（SRAM）等應(yīng)用效果很好，但如果要在設(shè)計(jì)和制造中獲得更大的靈活性，則需要采用芯片對(duì)晶圓鍵合，即將較小的芯片鍵合到較大的芯片上。在這里，集體D2W（die-to-wafer）鍵合的概念變得有吸引力（見(jiàn)圖2）。

如圖所示，該工藝使用多種載體，包括硅和玻璃。混合鍵合的流程將已經(jīng)通過(guò)最終金屬化層處理的晶圓進(jìn)行處理，然后執(zhí)行類似于片上鑲嵌（damascene）工藝的步驟。介電蝕刻在SiCN介電層中形成方形腔體，然后通過(guò)電化學(xué)沉積（ECD）用阻擋金屬層、銅種子層和銅填充物填充這些腔體。隨后的化學(xué)機(jī)械拋光（CMP）工藝經(jīng)過(guò)優(yōu)化，可實(shí)現(xiàn)極高的晶圓間均勻性，從而產(chǎn)生盡可能光滑的介電表面，同時(shí)在銅墊區(qū)域形成小凹陷。

第二步是將晶圓安裝到載體上，然后對(duì)硅晶圓進(jìn)行研磨/減薄。將晶圓翻轉(zhuǎn)并粘合到第二個(gè)載體上，然后涂覆光刻膠層以在膠帶框架上切割時(shí)保護(hù)表面。第三個(gè)載體粘合到該芯片場(chǎng)，然后去除光刻膠。將其放置在新載體上，準(zhǔn)備與目標(biāo)晶圓粘合，然后通過(guò)刀片、紅外激光或紫外光進(jìn)行解粘合。

接下來(lái)，在真空室中進(jìn)行的介電活化步驟使用等離子體來(lái)優(yōu)化鍵合表面，與懸掛的Si-O-鍵結(jié)合。隨后使用DI水沖洗以水合介電層。第二片晶圓通過(guò)銅CMP處理進(jìn)行面對(duì)面（或背對(duì)背）鍵合，處理方式與晶圓1相同，然后與晶圓1對(duì)齊并鍵合。然后，對(duì)晶圓在350℃的爐管中退火兩個(gè)小時(shí)。

現(xiàn)在，鍵合可以為下一個(gè)晶圓減薄。imec和其他公司已經(jīng)證明，非常?。?0μm）到非常厚（775μm）的芯片可以從臨時(shí)載體轉(zhuǎn)移到目標(biāo)晶圓，轉(zhuǎn)移率和鍵合率均為100%。對(duì)于超薄芯片，硅基是首選。玻璃基板確實(shí)允許紫外線解鍵合，但它們與前端工具不兼容。

Imec、Brewer Science和Suss MicroTec最近證明，集體芯片到晶圓鍵合流程可以擴(kuò)展到三到四個(gè)晶圓。在有機(jī)激光釋放層中添加了所謂的聲學(xué)層，以吸收解鍵合工藝引起的沖擊波，這可能會(huì)損壞芯片邊緣。值得注意的是，通過(guò)紅外顯微鏡測(cè)量的對(duì)齊是倒裝芯片工具和鍵合工具對(duì)齊的組合功能。

轉(zhuǎn)移良率和鍵合良率是關(guān)鍵指標(biāo)，在完全優(yōu)化的制造和組裝工藝下可達(dá)到100%。將集體芯片到晶圓流程擴(kuò)展到兩個(gè)、三個(gè)和四個(gè)晶圓會(huì)使工藝變得復(fù)雜，因?yàn)樵诩庸み^(guò)程中會(huì)出現(xiàn)翹曲、粘合劑去除不完全以及芯片損壞等狀況。

載體基板的選擇基于臨時(shí)鍵合材料（TBM）及其解鍵合能力。Brewer Science公司的Guerrero表示：“粘合劑將芯片暫時(shí)粘合到TBM上的能力取決于其機(jī)械、熱和化學(xué)特性以及芯片表面條件的控制?！薄巴ǔ?，粘合頭溫度和載體（卡盤）溫度之間的相互作用將根據(jù)TBM的熱特性進(jìn)行調(diào)整，以實(shí)現(xiàn)最佳芯片鍵合效果。激光解鍵合因其最小的機(jī)械力而最適合在芯片解鍵合中使用?！?/p>

Guerrro指出，薄芯片存在芯片損壞的風(fēng)險(xiǎn)，但這些風(fēng)險(xiǎn)可以通過(guò)材料和工藝設(shè)計(jì)來(lái)減輕。“機(jī)械解鍵合是一種更具成本效益的解決方案，因?yàn)榕c激光相比，機(jī)械解鍵合的設(shè)備成本更低，但其應(yīng)用范圍并不廣泛?！盙uerrro提到，“紫外線解鍵合并不普及，在載體層面實(shí)施起來(lái)也很有挑戰(zhàn)性。紫外線解鍵合膠帶隨處可見(jiàn)，是最經(jīng)濟(jì)的解鍵合方法，但它在處理小于50μm的芯片時(shí)會(huì)受到限制?！?/p>

工具清潔對(duì)于防止鍵合界面出現(xiàn)空洞至關(guān)重要，這在C-SAM圖上顯示為白點(diǎn)?！坝腥さ氖?，由于清潔方式和工藝，一些顆粒仍會(huì)在表面上移動(dòng)。所以這并不意味著你不能有一個(gè)顆粒?！?a target="_blank">Adeia工程高級(jí)副總裁Laura Mirkarimi認(rèn)為，“這是一個(gè)可以處理一些顆粒的工藝，但不移動(dòng)的大顆粒會(huì)阻止它鍵合。鍵合前沿在晶圓鍵合中移動(dòng)得非?？欤词乖谛酒瑢?duì)晶圓鍵合中也是如此，所以它實(shí)際上是一種自發(fā)鍵合，需要通過(guò)仔細(xì)處理表面來(lái)管理。”

這就解釋了為什么在整個(gè)混合鍵合流程中必須優(yōu)化多個(gè)清潔步驟。

EV Group開(kāi)發(fā)了一種新型無(wú)機(jī)粘合劑鍵合和激光釋放工藝，該工藝使用硅載體晶圓，提供100nm的TTV、更好的幾何穩(wěn)定性和更高的熱導(dǎo)率。

后者在硅載體上工藝還允許硅載體重復(fù)使用，從而減少了工藝步驟并降低了擁有成本?！拔覀兪褂昧艘环N完全不同的釋放層，一種與前端兼容的無(wú)機(jī)材料?！盓VG的Urhmann說(shuō)，“但硅載體可以廣泛使用。所以現(xiàn)在你可以擁有與熔融鍵合一起工作的載體，你還可以攜帶混合鍵合晶圓或非常薄的器件、外延層。因此，它將整個(gè)產(chǎn)品組合擴(kuò)展到前端轉(zhuǎn)移，但并不局限于此。高精度意味著遠(yuǎn)低于100nm?！?/p>

這樣的發(fā)展也會(huì)影響可持續(xù)性。“水循環(huán)和保持水清潔的成本很高?！盓VG的Urhmann說(shuō)，“通過(guò)研磨和拋光會(huì)產(chǎn)生大量的顆粒，甚至是納米顆粒，所以過(guò)濾成本很高?！?/p>

雖然有很多關(guān)于面對(duì)面鍵合的討論，但許多工藝需要背對(duì)背鍵合，這意味著你首先需要把它放在載體上并減薄，然后轉(zhuǎn)移到另一個(gè)載體上?！盪rhmann提到，“所以你有薄的器件晶圓，然后如果需要減薄另一個(gè)載體晶圓，你就得犧牲兩片晶圓，這是不劃算的?！?/p>

直到最近，具有HVM能力的倒裝芯片鍵合機(jī)的對(duì)準(zhǔn)公差為±3μm(3sigma)，但精度已提高到1μm。Adeia的Mirkarimi說(shuō)：“對(duì)準(zhǔn)精度的經(jīng)驗(yàn)法則是，鍵合機(jī)的精度必須是焊盤直徑的0.1~0.25倍，或者對(duì)于1μm焊盤，鍵合機(jī)的精度為100~250nm。”最近，多家供應(yīng)商已經(jīng)開(kāi)發(fā)并提供具有亞微米精度的鍵合機(jī)，包括BESI（BE Semiconductor）和Suss MicroTec。

“盡管D2W HB具有優(yōu)勢(shì)，但它在組裝方面面臨兩大挑戰(zhàn)，”英特爾的Feras Eid及其同事說(shuō)?！笆紫仁菍?duì)準(zhǔn)，當(dāng)前甚至下一代鍵合設(shè)備都無(wú)法滿足亞1μm間距的放置要求。第二個(gè)是吞吐量，即使在當(dāng)今相對(duì)寬松的間距（例如9μm）下，D2W HB連接步驟也是整個(gè)HB流程中最慢且最昂貴的步驟。”

因此，英特爾和其他公司正在探索拾取和放置的替代方案，例如流體自對(duì)準(zhǔn)，它使用微小的水珠和兩個(gè)芯片上的引導(dǎo)圖案來(lái)自對(duì)準(zhǔn)結(jié)構(gòu)。該工藝由CEA-Leti和英特爾聯(lián)合開(kāi)發(fā)。重要的是，芯片到晶圓可能在x、z和theta（旋轉(zhuǎn)）方向上錯(cuò)位。在特定條件下，液體限制可將芯片到晶圓的錯(cuò)位降低到200nm。雖然該工藝還不適合生產(chǎn)，但它有潛力用估計(jì)10倍的產(chǎn)量提高取代耗時(shí)的芯片放置。

盡管半導(dǎo)體行業(yè)已經(jīng)證明混合鍵合適用于各種應(yīng)用，但人們?nèi)栽诓粩鄿p少晶圓步驟和成本。雖然制造AI芯片的公司可以負(fù)擔(dān)得起更復(fù)雜的工藝，但要使該技術(shù)滲透到更便宜的系統(tǒng)中，它必須更簡(jiǎn)單。

直接裸晶對(duì)晶圓（die-to-wafer）鍵合工藝比集體裸晶到晶圓方法簡(jiǎn)單得多，后者只將已知良好的裸晶放置在重建的晶圓上，然后將其鍵合到另一個(gè)晶圓上。然而，直接鍵合容易受到污染，因?yàn)樾酒胖霉ぞ咧苯咏佑|敏感的鍵合表面，需要非常高的工具清潔度，甚至可能需要原位芯片清潔能力。

巨頭紛紛搶進(jìn)布局HBM將是下一個(gè)里程碑

事實(shí)上，盡管讓先進(jìn)封裝備受關(guān)注的是AI芯片，但是第一個(gè)采用混合鍵合的商用化產(chǎn)品其實(shí)是搭載于智能手機(jī)的圖像傳感器（CIS）。索尼2016年為三星旗艦手機(jī)Galaxy S7 Edge生產(chǎn)的IMX260 CIS，就采用混合鍵合技術(shù)，將像素層堆迭于ISP（圖像信號(hào)處理器）上，實(shí)現(xiàn)了接點(diǎn)間距僅9μm左右的突破。

除了CIS，高端CPU是另外一個(gè)采用混合鍵合的領(lǐng)域，臺(tái)積電的3DFabric技術(shù)已實(shí)現(xiàn)該領(lǐng)域的商業(yè)化。第一個(gè)采用混合鍵合技術(shù)的CPU是AMD于COMPUTEX 2021發(fā)布的3D V-Cache，即臺(tái)積電3D封裝-SoIC解決方案Cu / Oxide Hybrid Bonding高密度封裝，將SRAM堆迭于運(yùn)算單元CCX上，讓CPU獲得更多SRAM容量。相較微凸塊（Microbumps），3D V-Cache混合鍵合加上TSV，讓芯片接點(diǎn)密度提升15倍，互聯(lián)能效超過(guò)三倍。

而英特爾也在2020年的Architecture Day發(fā)布了采用混合鍵合的先進(jìn)封裝技術(shù)，計(jì)劃用于3D封裝Foveros Direct，當(dāng)時(shí)宣布同年試產(chǎn)混合鍵合芯片。據(jù)悉，英特爾有望今年在邏輯芯片與互聯(lián)器上先采用混合鍵合。英特爾白皮書表示，F(xiàn)overos Direct采用晶粒對(duì)晶圓混合鍵合，間距預(yù)估9μm，第二代產(chǎn)品縮小至3μm。

此外，需多層堆棧的HBM產(chǎn)品領(lǐng)域也在積極開(kāi)發(fā)混合鍵合新產(chǎn)品。HBM通過(guò)堆棧DRAM層數(shù)提高數(shù)據(jù)處理速度，通過(guò)TSV加上填充物連接數(shù)層DRAM層。業(yè)內(nèi)消息顯示，韓國(guó)DRAM芯片大廠三星和SK海力士都計(jì)劃在即將推出的新一代HBM4中采用新的混合鍵合技術(shù)。SK海力士曾在其第三代8層堆疊的HBM2E上進(jìn)行過(guò)測(cè)試，使用混合鍵合制程后，通過(guò)了所有可靠性測(cè)試；三星今年4月使用子公司Semes的混合鍵合設(shè)備制作了16層的HBM樣品，并表示芯片運(yùn)作正常。此外美光此前在COMPUTEX 2024上表示，公司也正著手開(kāi)發(fā)HBM4，會(huì)考慮采用包括混合鍵合在內(nèi)等相關(guān)技術(shù)，目前一切都在研究中。市場(chǎng)調(diào)查機(jī)構(gòu)TrendForce集邦咨詢最新研究顯示，三大HBM原廠正在考慮是否于HBM4 16hi采用混合鍵合，并已確定將在HBM5 20hi世代中使用這項(xiàng)技術(shù)。

結(jié)論

設(shè)備制造商、設(shè)備公司和材料供應(yīng)商正在合作采用多種方法，以找到以較低成本實(shí)現(xiàn)最佳性能的工藝流程，以便非前沿設(shè)備能夠充分利用混合鍵合所提供的優(yōu)勢(shì)。但新技術(shù)正在經(jīng)歷成長(zhǎng)的煩惱。它需要新程序、新工具能力，甚至一些新工藝。

此外，不同的應(yīng)用有不同的需求，因此很可能會(huì)出現(xiàn)幾種方法成為領(lǐng)導(dǎo)者。不過(guò)，就目前而言，混合鍵合工藝和供應(yīng)鏈處于不斷變化之中，這在新技術(shù)中并不罕見(jiàn)。