在高速PCB設計流程里，疊層設計和阻抗計算是登頂的第一梯。阻抗計算方法很成熟，不同軟件的計算差別不大，相對而言比較繁瑣，阻抗計算和工藝制程之間的一些"權衡的藝術"，主要是為了達到我們阻抗管控目的的同時，也能保證工藝加工的方便，以及盡量降低加工成本。

下面我們總結了一些設計疊層算阻抗是的注意事項，幫助大家提高計算效率。

1.線寬寧愿寬，不要細。

因為制程里存在細的極限，寬是沒有極限的，所以如果后期為了調阻抗把線寬調細而碰到極限時那就麻煩了，要么增加成本，要么放松阻抗管控。所以在計算時相對寬就意味著目標阻抗稍微偏低，比如單線阻抗50ohm，我們算到49ohm就可以了，盡量不要算到51ohm。

2.整體呈現一個趨勢。

我們的設計中可能有多個阻抗管控目標，那么就整體偏大或偏小，不要出現類似100ohm的偏大，90ohm的偏小這種不同步偏大偏小的情況。

3.考慮殘銅率和流膠量。

當半固化片一邊或兩邊是蝕刻線路時，壓合過程中膠會去填補蝕刻的空隙處，這樣兩層間的膠厚度時間會減小，殘銅率越小，填的越多，剩下的越少。所以如果需要的兩層間半固化片厚度是5mil，要根據殘銅率選擇稍厚的半固化片。

4.指定玻布和含膠量。

不同的玻布，不同的含膠量的半固化片或芯板的介電系數是不同的，即使是差不多高度的也可能是3.5和4的差別，這個差別可以引起單線阻抗3ohm左右的變化。另外玻纖效應和玻布開窗大小密切相關，如果是10Gbps或更高速的設計，而疊層又沒有指定材料，板廠用了單張1080的材料，那就可能出現信號完整性問題。

當然殘銅率流膠量計算不準，新材料的介電系數有時和標稱不一致，有的玻布板廠沒有備料等等都會造成設計的疊層實現不了或交期延后。那么最好的辦法就是在設計之初讓板廠按我們的要求，加上他們的經驗設計疊層，這樣最多幾個來回就能得到理想又可實現的疊層了。