對(duì)于UltraScale/UltraScale+芯片，幾乎FPGA內(nèi)部所有組件都是可以部分可重配置的，這包括CLB中的查找表（LUT）、觸發(fā)器（FF）、移位寄存器（采用LUT實(shí)現(xiàn)）、分布式RAM/ROM等，Block如BRAM、URAM、DSP、GT（高速收發(fā)器）、PCIe、CMAC、Interlaken MAC等，SYSMON（XADC和System Monitor），時(shí)鐘單元如BUFG、MMCM和PLL等，I/O相關(guān)單元如ISERDES、OSERDES和IDELAYCTRL等。只有與配置相關(guān)組件必須在靜態(tài)區(qū)，包括BSAN、CFG_IO_ACCESS、EFUSE_USR、ICAP、FRAME_ECC、MASTER_JTAG、STARTUP、和USR_ACCESS。

Pblock的大小

DFX設(shè)計(jì)中，動(dòng)態(tài)區(qū)都有專屬的Pblock。Pblock的最小范圍是由PU（ProgrammableUnit）決定的，而一個(gè)PU的大小是跟資源類型緊密相關(guān)的。例如，對(duì)于SLICE，其PU為所屬的CLB以及與之相鄰的一個(gè)CLB，同時(shí)還包括這兩個(gè)CLB共享的Interconnect，這可通過如下Tcl命令獲取，注意最外層的Tcl命令get_tiles需要添加選項(xiàng)-pu。如果Vivado版本是2023.1或更高版本，可以使用命令get_dfx_footprint外加選項(xiàng)-pu實(shí)現(xiàn)同樣功能。

對(duì)于BRAM（36Kb），其PU包含自身之后還包含與之相鄰的5個(gè)CLB以及共享的Interconnect，如下圖所示。

對(duì)于PCIE，其PU包含自身之后還包含兩側(cè)各60個(gè)共120個(gè)CLB以及共享的Interconnect，如下圖所示。

對(duì)于高速收發(fā)器，其PU包含自身之外還包含與之相鄰的60個(gè)CLB以及共享的Interconnect，如下圖所示。

對(duì)于PackagePin，其PU包含其所在IO Bank的所有資源，如下圖所示，這也表明了同一個(gè)IO Bank內(nèi)的管腳要么均在靜態(tài)區(qū)，要么均在動(dòng)態(tài)區(qū)。

在UltraScale/UltraScale+ FPGA中，Pblock不再需要設(shè)置屬性RESET_AFTER_RECONFIG，但需要將屬性SNAPPING_MODE設(shè)置為on。這樣工具給了用戶足夠的靈活性去畫Pblock，但為了保證Pblock不違反PU的要求，工具又會(huì)在已畫Pblock的基礎(chǔ)上自動(dòng)調(diào)整，這正是SNAPPING_MODE的作用。

對(duì)于DFX工程，在執(zhí)行完布局布線之后，會(huì)生成一個(gè)名為hd_visual的文件目錄，在此文件夾下有兩個(gè)Tcl文件，如下圖所示，文件名為pblock__Placement/Routing_AllTiles.tcl。

打開布線后的網(wǎng)表文件，執(zhí)行source命令即可看到整個(gè)Pblock的實(shí)際布局范圍和布線范圍。圖中白色高亮標(biāo)記為原始Pblock范圍，紅色標(biāo)記為實(shí)際Pblock的布局范圍，黃色標(biāo)記為實(shí)際Pblock的布線范圍，包括了擴(kuò)展的布線區(qū)域。對(duì)于Vivado2023.1及之后版本，可直接使用命令get_dfx_footprint實(shí)現(xiàn)同樣功能。

sourcepblock_my_math_placement_AllTiles.tcl

對(duì)于UltraScale/UltraScale+ FPGA，動(dòng)態(tài)區(qū)Pblock的高度可以不是以Clock Region對(duì)齊，這在上述案例中已有體現(xiàn)。換言之，上圖中Pblock所在Clock Region的其他區(qū)域仍然可以供靜態(tài)區(qū)使用，但不能供其他動(dòng)態(tài)區(qū)使用。這意味著同一個(gè)ClockRegion只能擁有一個(gè)RP，所以可以看到“可重構(gòu)”仍然是按照ClockRegion作為基礎(chǔ)幀執(zhí)行的。

擴(kuò)展的布線區(qū)域

對(duì)于動(dòng)態(tài)區(qū)的Pblock，其屬性CONTAIN_ROUTING的值為TRUE，意味著動(dòng)態(tài)區(qū)的布線也在劃定的Pblock內(nèi)。但實(shí)際上，最終的布線區(qū)域是可擴(kuò)展的，不僅是已畫好的Pblock，還包括Pblock之外的布線資源。從而，與RM輸入/輸出端口相連的網(wǎng)線就可能出現(xiàn)擴(kuò)展的布線區(qū)域內(nèi)（Pblock之外），但只要Partition Pin落在擴(kuò)展區(qū)域內(nèi)，就可以不用限定PartitionPin的位置。這里并不是說Pblock的形狀不規(guī)范才導(dǎo)致布線區(qū)域擴(kuò)展，即使是正規(guī)的矩形Pblock也可能會(huì)有擴(kuò)展的布線區(qū)域。

但一個(gè)事實(shí)是擴(kuò)展的布線區(qū)域一定是以Clock Region為邊界的。由于動(dòng)態(tài)區(qū)布線區(qū)域的擴(kuò)展，動(dòng)態(tài)區(qū)對(duì)應(yīng)的bit文件大小就會(huì)增大，但是如果動(dòng)態(tài)區(qū)對(duì)應(yīng)的bit文件大小比設(shè)計(jì)性能更為關(guān)鍵，可通過如下命令禁止動(dòng)態(tài)區(qū)性能擴(kuò)展。另外，7系列FPGA是不支持動(dòng)態(tài)區(qū)布線區(qū)域擴(kuò)展這一功能的。從Vivado2020.2開始，算法的改進(jìn)促使動(dòng)態(tài)區(qū)布線擴(kuò)展區(qū)域更小同時(shí)這種更小的布線區(qū)域?qū)Σ季€性能影響也更小。

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審核編輯：劉清