思路很簡(jiǎn)單，在3個(gè)周期里產(chǎn)生兩個(gè)脈沖，等效于分頻1.5。

第一個(gè)脈沖很容易實(shí)現(xiàn)。計(jì)數(shù)器2’b00 -- 2’b01 – 2’b10無(wú)限循環(huán)，最高位就是每三個(gè)周期出現(xiàn)一次的脈沖。第二個(gè)脈沖要用到一個(gè)negedge DFF。兩個(gè)脈沖OR一下，輸出就是1.5分頻。

下面是Verilog RTL及波形。

2.5分頻

一樣的思路，5個(gè)周期產(chǎn)生兩個(gè)脈沖就可以了。

其他x.5分頻可以按同樣的思路類推。

這種分頻后的輸出有幾個(gè)“缺陷“，使用的時(shí)候要注意。

-占空比無(wú)法做到50-50。

-分頻輸出有一點(diǎn)jitter。Jitter來(lái)自于兩個(gè)脈沖上升沿相對(duì)于原始時(shí)鐘的上升沿下降沿，delay是不一樣的。原始時(shí)鐘本身上升沿下降沿的jitter會(huì)疊加在上面。

要求不高的場(chǎng)合，這種數(shù)字邏輯實(shí)現(xiàn)的小數(shù)分頻輸出可以當(dāng)作時(shí)鐘用。Jitter要求高的場(chǎng)合，還是要用PLL實(shí)現(xiàn)。

審核編輯：黃飛