本文由半導體產業縱橫（ID：ICVIEWS）編譯自tel

盡管由于經濟、技術和物理因素，摩爾定律的局限性被一再強調，但摩爾定律仍然持續存在。 摩爾定律是半個多世紀以來驅動半導體行業發展的經驗法則。半導體由于符合摩爾定律的更高集成度和更低成本（安裝在集成電路中的每個晶體管的成本更低）而取得了顯著的進步，配備半導體的電子設備以及它們的應用變得越來越流行，已經發生了顯著的變化。摩爾定律已成為半導體制造設備、材料、器件、電子設備制造商和服務提供商等行業的“絕對基礎”。

盡管由于經濟、技術和物理因素，摩爾定律的局限性被一再強調，但摩爾定律仍然持續存在。最近，人們一直在說“摩爾定律終結了嗎？”隨著被稱為極紫外光刻技術的EUV光刻技術投入實際應用，摩爾定律的壽命也進一步延長。盡管如此，原子仍無法變得更小，因此二維微型化最終將達到其極限，但一些集成電路繼續通過三維化來增加其密度。未來，3D技術將達到其極限，就像摩天大樓一樣。

了解摩爾定律的原始來源

首先，讓我們通過查看原始資料來了解什么是摩爾定律。

1965年，戈登·摩爾，英特爾的創始人，時任仙童半導體公司的研發總監，在《電子》雜志三十周年紀念日上，針對“預測未來會發生什么”的邀請，回應了“讓集成電路填滿更多的元件”這篇短文，他寫道，“集成電路的元件數量大約每年漲一倍，并將持續增長下去，至少十年的時間，到1975年，在一個四分之一平方英寸的半導體中將可能包含多達65,000個元件”。

摩爾先生在本文中附上了兩張圖表，試圖說明即將發布的集成電路是一種很有前景的電子器件，未來其元件數量將急劇增加。

來源：英特爾。

集成度每年持續翻倍

集成電路的復雜性，即最大限度地降低集成電路中每個元件的制造成本，每年以大約兩倍的速度增加。在短期內，這種增長率不會增加。長期來看，雖然增長率有些不確定，但至少在未來10年里很可能保持大致恒定。到1975年，他預測使用晶圓可以生產的集成電路的最低成本數量將達到65,000 個元件。

每年安裝在集成電路中的電子元件的每個制造成本（縱軸：相對值）與安裝在集成電路中的電子元件的數量（橫軸）之間的關系的雙對數圖。來源：英特爾。

摩爾預測，集成電路中有一個最佳的元件數量，可以最大限度地降低每個電子元件的制造成本，并且隨著技術的進步，這個數字將每年增加。封裝過多的電子元件并提高集成度會增加缺陷數量，降低制造良率（良品率）并增加每個電子元件的成本。相反，如果電子元件的數量太少，單位成本就會增加。他最想說的是，集成電路上的元件數量會隨著技術的進步，也就是隨著時間的推移而迅速增加，從而最大限度地降低集成電路的制造成本。

每年安裝在集成電路中的電子元件數量（虛線為預測值）。來源：英特爾

上圖是著名的半對數圖，它是提出“摩爾定律”的基礎。摩爾繪制了Fairchild Semiconductor于1965 年制造和發布的四種IC中的元件數量。兩者都是配備了圖3中描述的最少數量電子元件的商用集成電路。

摩爾先生大膽地將僅用四個點得到的半對數圖的直線推算到10年后的1975年。這條直線意味著集成電路中安裝的元件數量每年都會增加一倍。這是后來被稱為“摩爾定律”的經驗法則。這沒有任何理論依據，只是集成電路問世以來短短三年內根據經驗做出的預測。

關于未來，他為何做出如此大膽的預測？

當時，分立晶體管還處于鼎盛時期，任何電子電路都可以只用分立晶體管來構建，而不需要使用昂貴的集成電路，因此出現了一種普遍的趨勢，即消費者不需要使用高成本的集成電路。電路僅用于有限數量的應用，例如軍事應用，在這些應用中成本不是問題。

在文章的最后，他擴展了他的預測，指出隨著集成度的提高，每個電子元件的成本下降，電子設備的成本將大幅下降，并且“它們將在整個社會中變得無處不在?！彼€引用了具體的集成電路應用，例如“家用計算機，或者至少是連接到中央計算機的終端、汽車自動控制以及個人移動通信設備”。

1975年底，即寫完這篇文章10年后，摩爾重新審視了過去10年集成電路集成密度的趨勢，并得出結論：“從現在開始，半導體的密度將每兩年翻一番。” 此后，大家把這個預測稱為“摩爾定律”，它不僅成為半導體行業的絕對參考，也成為電子行業的絕對參考。這個法則通常被稱為“半導體的密度每18到24 個月（1.5到2年）就會翻一番” 。這可能與英特爾的MPU性能相混淆，英特爾的 MPU 性能在18 個月內翻了一番。

摩爾定律已存在50多年

2015 年，摩爾定律迎來了50周年紀念。在過去的50年里，半導體在符合摩爾定律的小型化、更高集成度和更低成本方面取得了顯著的進步。正如摩爾所預言的那樣，利用半導體的電子設備使生活變得更加舒適和高效。

摩爾定律提出時，集成度被定義為所有電子元件的零件數量，包括安裝在集成電路上的電阻器，但隨著集成度的提高，晶體管占據了電子元件的大部分。最初的40年左右，集成電路的集成度是通過MOS晶體管的柵極寬度和電路線寬的小型化來提高的。隨著小型化變得越來越困難，人們反復說“摩爾定律已經失敗”和“摩爾定律已經結束”。

以下是晶體管結構和材料變化的一些例子，這些變化延長了摩爾定律的壽命。自集成電路發明以來一直使用的平面結構被FinFET結構取代，抑制了源極和漏極之間的漏電流并提高了電流驅動能力。絕緣膜/柵極材料也從傳統的SiO2/SiN（氮化硅絕緣膜）/poly Si（多晶硅）柵極改為High-k（高介電常數絕緣膜）/金屬柵極，抑制了柵極漏電流。

傳統的布線材料Al已被具有高導電率的Cu所取代，未來還將使用Co和Ru 。光刻作為微細加工技術的基石，通過縮短所用光源的波長來提高其分辨率：G線（436nm）→ I線（365nm）→ KrF（248nm）→ ArF（193nm ） 。此外，隨著ArF浸沒式光刻技術的引入，分辨率也得到了提高，該光刻技術使用ArF準分子激光器作為光源，并使用水作為透鏡和晶圓之間的浸沒液體。后來，原本被認為不可能實現的EUV（極紫外，3.5nm）光刻變得實用，為7nm以上邏輯器件小型化開辟了道路，摩爾定律也成了現實。

我們來看看過去50年半導體器件是如何按照摩爾定律增加晶體管數量的。

根據美國半導體市場研究公司IC Insights的調查顯示，雖然某些產品類別的增長速度有所放緩，但正如稍后將解釋的， 3D化已經在某些設備中開始。

半導體芯片上安裝的晶體管數量隨半導體器件類型的變化。來源：IC Insights

直到2012年左右， NAND閃存容量的年增長率為每年55-60 % ，但此后已下降至每年30%-35 %左右。二維結構的小型化停止在20納米或略低于該水平，正如稍后將解釋的，NAND通過領先于其他設備的三維化而恢復了容量增加的勢頭，已經從128層增加到300層。

直到2010年，英特爾PC微處理器(MPU )中安裝的晶體管數量一直以年均約40%的速度增長。從那時起，這一比例已經減少了一半。盡管英特爾服務器MPU中晶體管數量的增長在2000年代中后期暫時停止，但此后又開始以每年約25%的速度增長。順便說一句，英特爾在10納米以上的小型化發展上屢屢受挫，并決定將部分先進CPU的制造外包給臺積電。該公司專注于安裝技術，通過 3D技術提高集成密度。

蘋果公司iPhone和iPad中使用的A系列應用處理器（APU）中的晶體管數量自2013年以上億個晶體管，在小型化方面處于世界領先地位。

英偉達的高端GPU配備了比其他公司處理器更多的晶體管，已經超過500億個，并且正在按照摩爾定律增加其密度。根據這一分析結果，IC Insights表示，摩爾定律作為半導體行業的驅動力，其目標是超越技術障礙進行創新，這一點不容低估。

只有三家公司在小型化競賽中幸存下來

我們從小型化的角度來看看半導體公司的趨勢。隨著電路圖案變得越來越精細，工藝開發成本和資本投資成本飆升，導致許多半導體公司退出小型化競爭。2002/2003年左右，全球有26家半導體公司可以制造130納米器件，但90納米器件有18家公司，45納米器件有14家公司，依此類推，繼續競爭中，公司數量逐漸減少，而10nm之后，名單縮小到三家公司：英特爾、三星（韓國）和臺積電。大多數日本公司在45/40nm處停止了小型化。

每一代半導體小型化中幸存下來的公司的變化。來源：Yole Développement

未來晶體管結構將繼續從FinFET向Gate-All-Around發展，即溝道區被柵極包圍，抑制漏電流并提高柵極的電流驅動能力。溝道部分使用在硅上選擇性外延生長的Ge或III-V族化合物，而不是硅或應變硅。

隨著高NA EUV和2D材料的出現，摩爾定律將延續至1nm以上

比利時先進半導體研究機構Imec表示，石墨烯和過渡金屬二硫化物等二維（2D）材料有望推動摩爾定律在1 nm以后延續。

imec的半導體邏輯器件小型化路線圖。來源：imec

縱軸是每美元制造成本的晶體管數量，橫軸是年份。直到28納米左右，僅通過按比例縮小傳統結構就可以按照摩爾定律實現集成，但為了在28納米之后繼續擴展摩爾定律，需要同時優化IC設計和工藝技術。甚至有人認為必須開發其他方法以實現技術、IC設計和系統設計的同步優化。Imec和其他半導體制造商正在嘗試使用這些同步優化方法來延長摩爾定律的壽命。

然而，一旦我們達到了所謂“原子無法進一步縮小”的階段，最終就會達到物理極限。

“摩爾定律2.0”從2D微型化到3D堆疊

很多人將摩爾定律誤解為與小型化相關的定律，但它實際上是與集成度相關的定律。當然，小型化提高了單位體積的集成度，因此毫無疑問這是提高集成度的有效方法。摩爾定律并不會僅僅因為平面小型化變得不可能而結束。如果它們在三個維度上堆疊，單位面積的密度將會增加，摩爾定律將持續更長時間。未來，整合程度將縱向提升。有些人將這種通過3D實現的集成度提高稱為“摩爾定律2.0 ” 。

在3D實現方面，存儲器比邏輯更早進入實用階段。NAND閃存率先邁向3D 。隨著目前量產的20-15nm工藝，所有公司都放棄了小型化，轉而轉向存儲單元的三維堆疊，以提高每芯片面積的位密度。它被稱為“ 3D（三維）NAND ”。

東芝于2007年成為業界第一家提出3D NAND概念的公司。使用從頂部到底部穿透多層薄膜的蝕刻工藝，可以一次性形成多個存儲單元。與一次一級形成存儲單元的方法相比，可以顯著降低成本。

除了閃存之外，各家公司也在研究3D DRAM ，但尚未投入實際應用。相反，三維封裝（其中多個已完成的DRAM芯片堆疊并使用硅通孔（TSV）互連）已投入實際應用。多個DRAM芯片和控制器芯片堆疊并通過多個TSV連接的DRAM模塊正在實際用于高端網絡設備和超級計算機。

作為傳統“芯片集成”的替代方案，將多個芯片安裝在板上的“系統集成”示例。來源：臺積電

關于邏輯器件，我們正在從所謂的芯片集成（提高單個芯片內的集成度）轉向小芯片（Intel稱之為tile ），小芯片是封裝基板上按功能劃分的多個半導體芯片或傳統SoC芯片。系統集成正在成為主流。通過將芯片緊密排列在安裝在基板上的硅中介層上來配置系統稱為2.5D安裝。

來源：三星電子

在這里，我們將介紹臺積電采用的標準系統集成方法，臺積電在全球擁有眾多的fabless和IDM客戶。第一個是InFO 。特點是封裝的輸入/輸出端子面積擴展至硅芯片之外，可以處理超過1000 個輸入/輸出引腳，并允許多芯片安裝。將輸入/輸出信號從硅芯片的輸入/輸出焊盤重新定位到封裝的輸入/輸出端子的高密度重新分布層稱為重新分布層( RDL ) ，并使用薄膜工藝形成。

第二種CoWoS是在樹脂制封裝基板上形成多層布線、被稱為內插器的中間硅基板，在其上排列多個硅芯片，相互靠近排列。

并且，臺積電已經開發出更困難的SoIC（集成芯片系統），它使用芯片堆疊和晶圓堆疊構建系統。SoIC進一步細分為CoW（Chip on Wafer）和WoW（Wafer on Wafer ）。SoIC結構允許多個半導體芯片（或晶圓）通過無凸塊互連進行堆疊，從而允許信號從一個芯片以最短的距離傳輸到另一個芯片。

各種安裝技術的器件I/O（輸入/輸出）密度和互連間距的變化和預測。來源：臺積電

如圖顯示了臺積電各種封裝技術的器件I/O （輸入/輸出）密度和互連間距的演變和預測。

審核編輯：黃飛