技術(shù)提升和利潤，都要。

更小的工藝節(jié)點，加上不斷尋求在設計中添加更多功能，迫使芯片制造商和系統(tǒng)公司選擇哪些設計和制造團隊能夠獲得不斷縮小的技術(shù)利潤。

過去，利潤主要分配給代工廠和設計團隊，代工廠實施高度限制性的設計規(guī)則（RDR）以補償新工藝技術(shù)的不確定性，設計團隊在設計中內(nèi)置額外的電路以確保可靠性。RDR 為晶圓廠的各種工藝增加了余量，使晶圓廠能夠緩沖從畸形特征到工藝變化的所有情況，這對于新工藝來說總是比成熟工藝更容易出現(xiàn)問題。對于設計團隊來說，額外的電路可以在現(xiàn)場出現(xiàn)問題時提供故障轉(zhuǎn)移。

但從 finFET 節(jié)點開始僅僅在設計中增加余量就不再是一種選擇。晶體管密度的增加和電線的細化達到了總系統(tǒng)裕度（代工廠和設計團隊共同構(gòu)建到芯片中的總和）的程度，開始影響性能和功耗。簡而言之，通過細電線和額外的電路將信號驅(qū)動更遠的距離需要更多的能量，并且會降低性能。因此，代工廠開始與 EDA 公司更加密切地合作，通過更好的工具、越來越多地通過應用 AI/ML 和更詳細的模擬，以及將這些工具與新工藝技術(shù)更緊密地集成來減少保護帶。

結(jié)果是不同團體之間爭先恐后地游說從設計到制造的流程中獲得任何可用的利潤。該裕度可以作為異構(gòu)集成中不確定性的對沖，以及各種類型噪聲和由于晶體管密度增加而導致的物理效應的緩沖。它還改變了測試、計量和檢查的插入點，特別是對于安全和任務關(guān)鍵型設計，并將測試擴展到制造之外并進入現(xiàn)場，當數(shù)據(jù)路徑由于數(shù)據(jù)路徑退化而導致數(shù)據(jù)路徑退化時，可以使用余量重新路由信號。老化或潛在缺陷。在某些情況下，這也促使芯片制造商在經(jīng)過硅片充分驗證的技術(shù)或由于其固有冗余而更具彈性的技術(shù)之間進行選擇，而不是最新、最先進的技術(shù)。

PDF Solutions總裁兼首席執(zhí)行官 John Kibarian 表示：“人們正在尋找容變性設計，以避免邊緣問題的影響。”“某些架構(gòu)適合這樣做。因此，任何類似數(shù)組或本質(zhì)上并行的元素——比特幣挖礦芯片、GPU、TensorFlow 芯片或任何其他 IPU（智能處理單元）——相對于 CPU 或單個處理元素而言，往往具有可變性容忍能力。這些已經(jīng)占據(jù)了大部分工作負載，而工作負載現(xiàn)在正在轉(zhuǎn)向本質(zhì)上更能感知變化的事物。這可以讓你免受晶圓廠變化的影響。但可變性最低的晶圓廠仍然占據(jù)了最大的市場份額，因為使用可變性較小的技術(shù)仍然會獲得更好的結(jié)果，從而生產(chǎn)出可變性較小的產(chǎn)品，并且你將因此獲得報酬。”

利潤率的降低也使現(xiàn)有制造工藝的改進變得更加重要，其中的關(guān)鍵工作之一是將來自一個或多個步驟的數(shù)據(jù)與工廠中的其他步驟集成在一起。

Tignis總裁兼首席執(zhí)行官 Jon Herlocker 表示：“數(shù)據(jù)集成是其中的關(guān)鍵部分。”。“晶圓廠內(nèi)部有很多數(shù)據(jù)孤島，特別是在前端和后端之間，因為很多可靠性和測試都發(fā)生在后端，而且很多時候數(shù)據(jù)孤島沒有連接到后端。前端數(shù)據(jù)孤島。我們在數(shù)據(jù)孤島方面看到的另一個有趣的問題是，先進的封裝正在變得非常重要。與前端相比，包裝方面存在的技術(shù)和數(shù)據(jù)基礎設施技術(shù)含量較低，但擁有這種低技術(shù)基礎設施的同一組正在開始做一些高科技的事情。所以現(xiàn)在他們問自己，‘我們是否要采用我們的后端技術(shù)并將其升級到可以處理我們現(xiàn)在所擁有的復雜性的程度？’”

芯片設計和制造的每個流程都需要收緊，以彌補利潤率的下降。這包括制造和測試、計量和檢驗等明顯領(lǐng)域。

Onto Innovation光刻產(chǎn)品營銷總監(jiān) Keith Best 表示：“如果你看看覆銅層壓板（這是先進封裝扇出的當前技術(shù)水平），你可能會擁有多達 20 層的 RDL。”“你必須確保這些注冊是準確的。但是，當然，人們總是在努力獲得更好的[計量和檢查]分辨率性能。隨著分辨率越來越緊，覆蓋層也越來越緊，然后你就會擔心基材是否穩(wěn)定。對于覆銅層壓板，當固化這些層時，可以改變基材的形狀。隨著多層的變化，開口變得越來越難滿足，最終導致良率損失。”

這為制造中使用的新材料創(chuàng)造了機會，包括玻璃和不同的犧牲和永久粘合材料。但由于在準確理解材料與其他工藝結(jié)合時的表現(xiàn)方面存在差距，因此還需要留有余量。

“我們需要幫助的地方是弄清楚我們的材料在客戶流程中的具體表現(xiàn)，”Brewer Science首席技術(shù)官 Rama Puligadda 說道。“如果我們能夠獲得加工條件，我們就可以模擬我們的材料在這些過程中的表現(xiàn)或表現(xiàn)。這將幫助我們預測故障并縮短反饋循環(huán)。”

更糟糕的是，今天使用的材料——就像許多制造工藝一樣——與五年前有很大不同。

“當今封裝中使用的材料在性能、穩(wěn)定性、質(zhì)量、環(huán)境兼容性和清潔度方面受到更高的標準，”普利加達說。“展望未來，將需要不含 PFAS 和 PFOS 的材料，并且需要更高水平的清潔度來支持混合粘合等工藝。包裝材料將向前端質(zhì)量要求轉(zhuǎn)變。”

更好的設計工具，但更多的孤立數(shù)據(jù)

在設計方面，分配保證金一直是一個挑戰(zhàn)，但在針對特定領(lǐng)域的異構(gòu)設計中，它變得越來越困難。這種異質(zhì)性使得芯片制造商能夠嘗試不同的選擇，并基于競爭的原因啟用工程變更訂單。但是現(xiàn)在的利潤率太低了，需要提前做更多的工作，這就是為什么設計技術(shù)協(xié)同優(yōu)化和系統(tǒng)技術(shù)協(xié)同優(yōu)化最近得到了如此多的關(guān)注。決策需要在過程的早期做出，因為物理邊距正在影響從隨機過程到原子層過程的所有東西。 多家公司董事會成員、ARM前首席執(zhí)行官西蒙·塞格斯(Simon Segars)表示：“在利潤率上堆放了很多利潤，而利潤率長期以來一直在增加。”“ML在設計中的一些應用提供了一個機會，可以跨越更大的界限進行優(yōu)化，擠出一些空白，并以稍微不同的方式理解故障機制。”

這引起了爭論，因為雖然設計團隊總是希望有更多的余量，但存在與物理相關(guān)的懲罰。至少在設計的前沿，更少的余量意味著更好的性能和功耗，但這也需要重新思考各種流程和方法。裕度需要在整個系統(tǒng)的背景下考慮，而不僅僅是單個塊或流程。

“每個人都希望降低利潤率，”Movellus總裁兼首席執(zhí)行官 Mo Faisal 表示。“當你查看 300 瓦及以上的處理器時，你實際上找不到封裝。也許你只需將其降低幾瓦，就可以從不可能變?yōu)榭赡堋Ｗ龅竭@一點的方法是減少利潤。我在哪里超裕度，因為每一個超裕度都會增加 V min，從而降低電壓 - 功率 V2 。所以這一切都會反饋回來。V 與時間相關(guān)，因此有一種推動力來擠出每一個可能的余量，而這一切都歸結(jié)為時間。但這需要系統(tǒng)視圖，而不僅僅是查看單個塊。”

3D-IC 的挑戰(zhàn)變得更加復雜。Synopsys數(shù)字設計營銷高級總監(jiān)謝卡爾·卡普爾 (Shekhar Kapoor) 表示：“這是最可怕的部分，也是人們猶豫的原因。”。“方法論和工具已經(jīng)有了，我們今天實際上可以幫助你劃分設計。我們可以純粹從連接的角度告訴你什么是最好的分區(qū)。你可以將所有宏放在一個芯片中，你可以在此處擁有邏輯，然后你可以在此處擁有內(nèi)存，并且你可能會滿足你的大性能目標。但這是最佳方法嗎？你是否看過圖中出現(xiàn)的所有其他內(nèi)容？你對它的熱部分做了什么？你有熱裕度和功率裕度，并且必須將它們加在一起。但我們過去有 20 個不同的角落。

現(xiàn)在，對于典型的單片設計，我們有大約 200 個時序角。因此，你必須考慮名義上最壞情況的所有這些組合，并且所有這些都具有巨大的乘法因子。這只是為了計時。你還面臨熱問題、老化問題、電力問題。如何延長時序簽核，不僅僅是點對點、觸發(fā)器到觸發(fā)器，還要考慮功率和熱量的影響。如果你能正確地做到這一點，那么至少你可以在一個地方處理利潤。”

西格斯同意了。“你可以擔心設計中‘這個區(qū)塊’或‘這個 IP’的余量。對于不同基板上的堆疊芯片或多個芯片，特別是如果它們來自不同的代工廠，每個人都會建立安全邊際。但如果你繼續(xù)這樣做，最終你就沒有任何表現(xiàn)。這可能會導致不同的構(gòu)建模塊特征的方式。”

這也增加了對電源完整性分析的需求，而這在十年前通常被認為不重要。Ansys營銷總監(jiān) Marc Swinnen 表示：“現(xiàn)在它是一級簽核工具，因為電壓裕度已經(jīng)變得如此之小。”。“降低功耗最好的辦法就是降低電壓，所以就有了超低壓工藝。但這意味著你會產(chǎn)生電壓降沒有余量的副作用。你已將電壓壓得如此之低，以至于你確實無法承受路徑上的任何損失，因此它們對電壓降變得非常非常敏感，并且 EM/IR 成為一級簽核工具。如果增加壓降裕度，則最大頻率會下降，因為現(xiàn)在必須針對較低的電壓進行設計。

因此，你不僅沒有太多利潤，而且你創(chuàng)造的任何利潤都會直接影響你的績效底線。這意味著除非絕對必要，否則你真的不想把那個余量放在那里。盡管如此，人們?nèi)匀豢吹?F max降低約 10% 的芯片比他們最初模擬的要高，而且他們無法完全獲得他們應該獲得的頻率。最常見的原因是動態(tài)壓降。電壓降分析中存在一些逃逸，他們沒有看到在實際芯片中會導致影響時序的局部電壓降。

由于他們沒有預料到的電壓降情況，他們發(fā)現(xiàn)頻率神秘地下降了 10%，這可能是由于動態(tài)電壓降造成的，動態(tài)電壓降已經(jīng)完全取代了傳統(tǒng)的靜態(tài)電壓降。面臨的挑戰(zhàn)是確定哪些開關(guān)組合是現(xiàn)實的，哪些開關(guān)組合會導致最嚴重的電壓降，以及如何減輕這些電壓降以及如何解決這些問題。但通過芯片的全面利潤來應對這種情況的想法是行不通的。已經(jīng)成為一個非常困難的問題。

此外，基于保護帶不再是一種選擇的事實，裕度可能會決定哪種工藝（或者在先進封裝的情況下，哪種工藝）最適合特定的設計。“高級節(jié)點還不成熟，”Movellus 的費薩爾說。“電線中有更多的變化和更多的電阻，你需要通過提高電壓來付出代價。柵極電壓可以降至 0.6 伏，但即使對于 3 納米，也必須保持在 0.75 伏左右。這一切都將成為保證金。”

結(jié)論

如何分配保證金以及向哪些群體分配保證金正在成為一個重大挑戰(zhàn)。它不再局限于一個流程或流程的一部分。相反，邊際需要在一個系統(tǒng)的背景下考慮，有時甚至是一個系統(tǒng)的系統(tǒng)，并且需要將其視為跨越多個組的總數(shù)。

目標是提高可靠性，裕度會影響處理元件、存儲器、芯片架構(gòu)的選擇，并最終影響信號的完整性和系統(tǒng)的彈性。它是每個設備的核心，盡管它對于設計到制造鏈的不同部分并不總是顯而易見。如今的芯片行業(yè)正在努力應對利潤減少的影響，以及如何彌補捷徑的損失。

審核編輯：劉清