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易靈思IDE更新ROM可以不用全編譯了

XL FPGA技術交流 ? 來源:XL科技 ? 作者:XL科技 ? 2023-06-30 16:05 ? 次閱讀

之前有人問題易靈思的BRAM是否可以修改ROM的初始化參數,像xilinx一樣不需要編譯,也有人問RISC 修改了bootloader有沒有辦法不用重新編譯,在之前確實不行。不過易靈思2023.1.150軟件這周發布了,增加了一些新的功能,其中就有客戶提到的上面的問題的解決方法。

新軟件增加了一個功能叫Open BRAM Initial Content Updater。它可以讓用戶快速更新BRAM初始化的數據而不需要全編譯。它是更新elaborated網表的數據,

說明:--optimize-zero-init-rom綜合選項是告訴軟件優化初始化值為0的ROM的,如果你的ROM初始值是0,又想通過Open BRAM Initial Content Updater工具來修改初始值,需要把--optimize-zero-init-rom選項Disable。

3175266a-171c-11ee-962d-dac502259ad0.png

318b7db6-171c-11ee-962d-dac502259ad0.png

RISCV片上ROM更新

(1)當工程編譯完成之后,打開該工具就可以看到可以初始化的BRAM塊。其中ram_symbol0,1,2,3就是RISCV的初始化文件。用戶只需要選擇相應的文件,然后再點擊Update memory content就會把初始化文件更新掉,RISCV有4個bin文件,所以要對每個bin文件都進行更新。

31b78974-171c-11ee-962d-dac502259ad0.png

至于怎么生成要更新的bin文件,之前寫過

自定義RISC V的bootloader(1) (qq.com)

有一種老的生成bootloader的辦法用在這里。

(2)當4個文件都更新完成之后點擊Genarate a new Bitstream,就會有提示是否要重樣綜合還是繼續生成Bitstream的過程,按下圖選擇Proceed with Bitstream Generation.軟件會運行最后一步生成新的bit流。

31d7d0d0-171c-11ee-962d-dac502259ad0.png

(3)用新生成的數據流就可以重新下載看效果了。新生成的文件不會影響debug。

一般ROM的初始化

在Efinity的安裝目錄下提供了一個T20的參考工程。

/debugger/demo/helloworlddbg_GOLD

我把它修改成了Ti60F225的demo工程(因為手上沒有T20的demo板)

鏈接:https://pan.baidu.com/s/106I_xipVjXc1sfV9c5982A?pwd=1234

提取碼:1234

具體的操作步驟請參考efinity-ug.pdf的About the BRAM Initial Content Updater部分,有詳細的說明,這里先不贅述。

審核編輯:湯梓紅
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原文標題:易靈思IDE更新ROM可以不用全編譯了

文章出處:【微信號:gh_ea2445df5d2a,微信公眾號:FPGA及視頻處理】歡迎添加關注!文章轉載請注明出處。

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