`ifndef是SystemVerilog/Verilog中的一種條件編譯命令，可以認為其是"if not defined"的縮寫，其用法與`ifdef相反，他們主要用來根據其后的宏是否存在于當前編譯空間從而進行分支選擇，因此在實際的工作過程中，常用來進行"guardagaintcompile"等操作，本文將利用其分支選擇的特點介紹`ifndef（`ifdef與其功能類似，不再示例）幾種常見用法。

1 避免重復編譯

【示例】

【仿真結果】

示例中，在top_tb.sv中include了packet.sv，同時在filelist中包含了packet.sv和top_tb.sv，這樣在對filelist進行編譯時相當于需要對packet.sv連續編譯兩次，此時編譯到被include的packet.sv報錯。這主要是因為同一個文件在編譯時被編譯了多次，一般情況下多數仿真工具為此都會給出不同類型的提示信息。對于較小的設計重復文件編譯一般基本沒有影響，但是對于大型設計，這種重復編譯會增加編譯工作的工作量，影響編譯效率，為此一般對于多次共享的一些公共資源都會使用如下示例的方式，避免多次編譯影響編譯效率。

【示例】

示例中，在packet.sv中使用了條件編譯結構"`ifndef PACKET_SV ... `endif"。當packet.sv第一次編譯時，因為編譯空間中還沒由PACKET_SV這個宏定義，所以此時會執行其后的"`define PACKET_SV"，當執行到top_tb.sv中的"`include "packet.sv""時，因為此時宏PACKET_SV已經存在于當前全局編譯空間中，所以此時"`include "packet.sv""中的packet.sv不會被重復編譯，從而可以避免同樣代碼的重復編譯。

2被執行代碼的選擇

【示例】

示例中，如果編譯空間中不存在DISP的宏定義，那么將會執行示例中第4行，如果編譯的空間中存在DISP的宏定義，那么將會執行示例中的第6行，即通過"`ifndef ... `endif"實現了根據不同的DISP執行不同的代碼段。當然這里之所以可以選擇其他分支是因為有"`else"的存在，如果存在多余兩個你還可以使用"`ifndef ...`elsif ... `else ... `endif"或者多個"`ifndef ... `endif"嵌套，結構類似于if結構寫法，可以根據需要靈活選用。

審核編輯：湯梓紅