二.Latch-up測試流程。

目前通用的Latch-up測試標準是 JESD78E 。該標準中將Latch-up測試分為兩種： 1.電流測試 I-test ，用于測試非電源管腳；2.電壓測試 V-test 用于測試電源管腳。其中I-test又有正向注入/負向抽取兩種，正向注入電流會使得端口電壓升高，負向抽取電流會使得端口電壓降低。

表一.測試閂鎖效應的分類。（圖源《CMOS集成電路閂鎖效應》）

表一為Latch-up的測試條件，其中MSV表示（Maximum Stress Voltage）最大允許工作電壓。

2.1 V-test的測試流程

1. 對所有的輸出引腳懸空，輸入引腳置于高電平偏置，測量VDD到GND的漏電流In。
2. 對待測管腳施加V-test源。
3. 去除觸發源后將被測管腳復原，測量漏電流Isupply，進行失效判斷。（如果In<25mA,失效標準為In+25mA，如果In>25mA,失效標準為>1.4*In）
4. 如果沒有發生Latch-up，將所有輸入管腳，都置于低電平偏置，重復實驗。
5. 重復2,3，直到每個電源Vsupply管腳（或管腳組合）都通過測試。

圖一.V-test激勵波形。

V-test測試模擬的是電源浪涌是否會造成PN結擊穿，形成雪崩擊穿電流，從而造成寄生SCR的開啟。

2.2 I-test的測試流程

1. 不接受測試的輸出管腳懸空。對于輸入管腳，偏置于最大邏輯高電平。電源管腳置于最大工作電壓。
2. 測量VDD到GND的漏電流In。
3. 對待測管腳施加I-test源。
4. 去除觸發源后，將被測管腳恢復到施加觸發源之前的狀態，并測量每個電源管腳的漏電流Isupply，進行失效判斷。（如果In<25mA,失效標準為In+25mA，如果In>25mA,失效標準為>1.4*In）
5. 如果沒有發生Latch-up，對所有待測管腳，重復實驗。
6. 將非待測管腳置于懸空態。將輸入管腳置于最小邏輯低電平。電源管腳置于最大工作電壓。重復上述實驗。

圖二.I-test正向激勵波形。

圖三.I-test負向激勵波形。

I-test測試模擬浪涌電壓出現在非電源管腳，浪涌電壓高于VDD或低于GND。該電路中寄生SCR能否開啟。

2.3 無源器件相連的特殊管腳

這類管腳都只進行I-test，具體情況請參照《CMOS集成電路閂鎖效應》。

2.4 特殊功能管腳

某些芯片會具有特殊的功能管腳，例如LDO，PWM，BOOT，PHASE，HB，VCC等，這些芯片的管腳能為其他芯片或器件提供偏置。而針對這類管腳，使用I-test還是V-test需要根據情況確定。

2.5 多電壓域芯片

BCD工藝或者BiCMOS工藝能實現高壓-低壓多工作電壓芯片，而這種芯片因為工作電壓不同，V-test激勵值不能統一按1.5*Vmax算。

圖四.多電壓域Latch-up測試。（實例取自德儀Latch-up白皮書）

如圖所示，該芯片存在5V，12V，60V多個VDD。針對該芯片的V-test需要不同的激勵， VDD 5V需要1.5Vmax或MSV；VDD 12V需要1.2Vmax或MSV；VDD 60V需要1.1Vmax或MSV 。

三.Latch-up防護設計。

Latch-up防護的核心就是預防電路中寄生SCR的開啟。而圍繞這一目標具體有兩個實現方向：

一.減少阱電阻Rn和Rp，降低寄生三極管的基級電壓。

具體的版圖設計規則：

1.減少Bulk與Soure/Drain端的間距，減少N-WeLL/P-WeLL的阱電阻。

增大阱接觸區的面積和接觸孔數量，因為阱接觸區是高摻雜濃度的有源區，能大幅度改善阱電流分布，降低阱電阻。

2.使用環狀阱接觸有源區。環狀設計能確保有源區與接觸孔分布均勻，避免電流集中流向某一區域造成的局部電壓過高。

二.減少βn和βp，降低寄生三極管的放大倍數，削弱寄生三極管的正反饋耦合作用。

具體的版圖設計規則：

1.增大NMOS/PMOS有源區與N-WeLL/P-WeLL的距離。通過增加間距，拉寬寄生三極管的基區寬度，減小其放大倍數。

2.增加額外保護環。保護環能為寄生三極管增加額外的集電極/射電極，而新添加的寄生三極管，(NPN:NMOS_Drain/P_Sub/N_Guard)與(PNP:PMOS_Drain/N_WeLL/P_Guard)更易觸發，且不存在相互耦合作用。換句話說起到了對外部注入載流子的收集作用。

圖五.CMOS保護環示意圖。

3.IO電路與核心電路的隔離，IO電路所承受的風險遠高于內部電路。所以IO單元最好與內部電路間隔一段距離，確保ESD/Latch-up/EOS等不會引起內部核心電路的損壞。

其實Latch-up的防護相對于ESD來說較為簡單， 只要版圖工程師注意間距與保護環的問題，絕大多數Latch-up失效都能避免（目前大部分工藝都已經把latch-up rule 寫入 DRC中，只要按圖索驥即可） 。但是模擬IC要面臨的Latch-up的情況更加復雜，所以這里介紹些 非常規設計方案 。

1.利用工藝優勢，Epi（外延層工藝）；DTI（深槽隔離）；SOI（絕緣體上硅）；NBL埋層，這些工藝都能有效改善Latch-up問題。

2.利用Deep N-WeLL 進行隔離，深N阱的隔離作用更加有效，也能有效緩解Latch-up。

3.浮阱設計（一種特殊設計，會造成閾值電壓和漏電流浮動，主要應用在ESD與Latch-up，以后會講案例）

4.輸出級在端口掛載電阻，I-test時能分擔部分壓降，但是會降低輸出級的負載能力。