本文以SoC中的PLL為例，對PLL電路進行設計和仿真。

首先回顧一下核心參數：

設計指標：

下面對子模塊進行設計

1）鑒頻鑒相器（PFD）

本文選擇DFF based PFD，其電路結構如下

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這里需要注意的就是dead zone，即死區時間。

假定不加入圖中的DLY模塊，當Ref和FB rising edge很接近，受限于電路的速度，GoFaster/GoSlower可能會是很窄的脈沖，那么charge pump將不能打開。從傳輸函數上看，當相位誤差為0附近的這段區域，PFD+CP的增益將會變小甚至是0，導致傳輸函數出現非線性，從而jitter變大。

因為我們需要設計一定的死區時間，假定120ps，仿真看下PFD的行為如下

2）電荷泵（charge pump）

本文選擇Young提出的經典結構，由于virtual vctl的引入，有效的對抗了時鐘饋通和電荷注入，保證了CP具備良好的線性度。其電路結構如下

電荷泵的電流為2uA，PFD+CP聯合仿真瞬態結果如下

如果是RF或者ADC應用，那么需要對CP的結構、電流、Noise進行優化。本文是SoC應用，所以CP的noise并不重要，這里只要保證基本的功能、良好的線性度即可。

3）環路濾波器（LPF）

目前主流的環路濾波器結構為雙CP、gm-C filter結構，可以有效的減小面積、提高CP線性度、降低電阻噪聲。

針對SoC應用，為降低設計復雜度，本文采用了連續時間、無源環路濾波器結構，即僅R和C構成，如下圖所示

4）壓控振蕩器（VCO）

本文采用V2I+ICO（Ring）結構的壓控振蕩器，環形振蕩器采用三級反相器實現。如下圖所示，

charge pump的電壓為1V，為保證up和dn電流線性度，vctrl電壓范圍設定為0.2V~0.8V，這樣Corner下需要保證振蕩器最高振蕩頻率>2GHz

Kvco~=4.1GHz/V

5）電平轉換器（level shift）

VCO電平轉換器，一般有dc和ac兩種結構，本文采用dc結構，示意圖如下

6）環路分頻器（loop divier）

支持4~77連續分頻，本文采用 2/3 Prescaler+N-divider結構

采用Prescaler目的是為了降低N-divider的速度要求，timing更好實現。

配置N_div=9，仿真波形如下：

7）鎖相環頂層（PLL）

配置240M/1.2G，Top仿真結果如下