Cadence 的低功耗、3D-IC 和人工智能 / 機器學(xué)習(xí)（AI / ML）技術(shù)可支持超大規(guī)模計算的數(shù)據(jù)之旅 —— 從存儲和傳輸，到傳感器和設(shè)備的數(shù)據(jù)處理要求；從近 / 遠(yuǎn)邊緣處理，到本地云數(shù)據(jù)中心的工作負(fù)載優(yōu)化計算。

高性能計算

High Performance Computing

新一代電子系統(tǒng)將顯著影響我們的日常生活。從智能汽車應(yīng)用、網(wǎng)絡(luò)連接，到智能家居安全和防護(hù)領(lǐng)域、航空航天和國防，乃至醫(yī)療等更多領(lǐng)域，這些和我們?nèi)粘Ｉ钕嚓P(guān)的一切都是互聯(lián)的。它們在邊緣運行的大量傳感器生成了海量數(shù)據(jù)。

我們要如何傳輸、處理、分析和存儲這些數(shù)據(jù)？同時確保數(shù)據(jù)安全無虞？

答案就是采用高性能計算（High Performance Computing，簡稱 HPC）。

關(guān)于高性能計算

高性能計算（簡稱 HPC）是一項進(jìn)行高速計算和數(shù)據(jù)處理的技術(shù)。HPC 作為計算機科學(xué)的一個分支，研究集群架構(gòu)、并行算法和相關(guān)軟件基礎(chǔ)，通過分布式計算實現(xiàn)單臺計算機無法達(dá)到的運算速度。

算力是高性能計算的第一要素,要達(dá)到每秒萬億次級的計算速度，對系統(tǒng)的處理器、內(nèi)存帶寬、運算方式、系統(tǒng) I / O、存儲等方面的要求都十分高，在滿足算力的同時，低延遲、低功耗和數(shù)據(jù)的安全性也是行業(yè)關(guān)注的重點。

高性能計算中，計算、存儲、網(wǎng)絡(luò)三個部件不可或缺：

計算中心：

高性能 CPU + GPU 相結(jié)合，是發(fā)展高性能計算的基石。

網(wǎng)絡(luò)中心：

計算服務(wù)器通過網(wǎng)絡(luò)連接到一個集群，軟件程序和算法同時在集群中的服務(wù)器上運行。集群通過網(wǎng)絡(luò)連接數(shù)據(jù)存儲。

存儲中心：

要以最佳性能運行，每個組件都必須與其他組件保持同步，存儲組件必須能夠在處理數(shù)據(jù)時盡快將數(shù)據(jù)饋送和載入計算服務(wù)器。

如今，高性能計算現(xiàn)已邁入百億億次時代，HPC、云計算、AI 技術(shù)的相互融合，使得數(shù)據(jù)價值能夠被更充分地挖掘。各個新興行業(yè)應(yīng)用的發(fā)展引起數(shù)據(jù)量激增，給芯片開發(fā)領(lǐng)域帶來了諸多挑戰(zhàn)。

HPC 高速發(fā)展給芯片開發(fā)

帶來哪些挑戰(zhàn)？

如何應(yīng)對數(shù)據(jù)大爆發(fā)

在針對數(shù)據(jù)中心服務(wù)器的 CPU 需要增加更高的計算密度。

在芯片架構(gòu)方面需要利用多 die 互聯(lián)，提供更多對外接口。

使用小芯片（Chiplet）和 2.5D / 3D-IC 封裝來解決設(shè)計尺寸接近或超過光罩尺寸導(dǎo)致的良率問題。

如何應(yīng)對更高的存儲需求

DDR5 / HBM2e 內(nèi)存處理

PCIe Gen6 / CXL2.0 / UCIe 高速接口

此時，Cadence 在計算軟件領(lǐng)域超過 30 年的專業(yè)技術(shù)積累和多年與客戶密切合作的經(jīng)驗便派上了用場。

針對上述挑戰(zhàn)，Cadence 提供設(shè)計、驗證、實現(xiàn)的各個環(huán)節(jié)的解決方案，幫助客戶優(yōu)化適用于超大規(guī)模應(yīng)用的 IP、芯片和系統(tǒng)。提供行業(yè)領(lǐng)先的虛擬云計算、快速的驗證引擎以及智能的驗證應(yīng)用，讓客戶以低成本在短時間內(nèi)找到并修復(fù)更多漏洞。解決針對 SoC 芯片架構(gòu)復(fù)雜度增加帶來的芯片設(shè)計挑戰(zhàn)。

Cadence HPC 解決方案

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?針對SoC芯片架構(gòu)復(fù)雜度增加帶來的芯片設(shè)計挑戰(zhàn)Cadence Design IP提供高性能、低延遲的網(wǎng)絡(luò)基礎(chǔ)設(shè)施和存儲解決方案：

- 40G UltraLink D2D PHY

- 112G - XSR PAM4 IP

- UCIe PHY and Controller

- DDR / LPDDR / HBM Phy and Controller

?針對 SoC 設(shè)計規(guī)模超大帶來的芯片驗證效率降低，Cadence 提供更快的仿真速度、更大的設(shè)計容量：

- Xcelium MC / ML

- Dynamic Duo（Palladium / Protium）

?針對 SoC 系統(tǒng)級性能分析以及軟硬件協(xié)同驗證挑戰(zhàn)，Cadence 提供：

- System Performance Analyzer分析和解決系統(tǒng)性能瓶頸

- Helium virtual platform 提供由軟件驅(qū)動的軟硬件協(xié)同驗證

?針對邊緣計算的低功耗和熱需求：

- Palladium DPA.

- Xcelium Powerplay back

- Joules + Innovas power analysis and optimization

?針對從邊緣到云端的數(shù)據(jù)中心及 IoT 應(yīng)用：

- SBSA 提供 Arm System Ready 架構(gòu)認(rèn)證解決方案

?針對計算密度增加帶來的芯片規(guī)模超出光罩尺寸：

- Cadence Integrity 3D-IC 平臺

Cadence HPC 解決方案

成功案例

Nvidia 與 Cadence 合作應(yīng)對超大規(guī)模 SoC 芯片設(shè)計和驗證的巨大挑戰(zhàn)

NVIDIA 作為 GPU 的發(fā)明者和人工智能計算的引領(lǐng)者世界上最大的 SoC 芯片的締造者之一，隨著芯片和系統(tǒng)復(fù)雜性的增長，NVIDIA 需要利用與時俱進(jìn)的硬件仿真技術(shù)來應(yīng)對芯片、系統(tǒng)和軟件方面的挑戰(zhàn)。

Cadence 的 Palladium Z2 和 Protium X2（系統(tǒng)動力雙劍 Dynamic Duo）使得 NVIDIA 能夠?qū)⒃O(shè)計從硬件仿真加速器轉(zhuǎn)移到基于 FPGA 的系統(tǒng)，NVIDIA 的工程師可以輕松、從容地從 Palladium 硬件仿真加速平臺轉(zhuǎn)移到基于 FPGA 的 Protium 系統(tǒng)。

NVIDIA 的工程師現(xiàn)在可以在 4 個小時內(nèi)，處理一個數(shù)十億門級的設(shè)計，對之進(jìn)行編譯并創(chuàng)建一個硬件仿真模型，然后將其導(dǎo)入硬件仿真加速器，而在不久之前，完成同樣的過程還需要 48 小時甚至 72 小時現(xiàn)在，只需 4 個小時。這是硬件仿真技術(shù)領(lǐng)域的一項突破性技術(shù)。

憑借 Cadence 的解決方案，您可以在超大規(guī)模計算設(shè)計中實現(xiàn)性能與低功耗、能耗和成本的最佳平衡。優(yōu)化軟硬件、系統(tǒng)級熱、流動性和熱效應(yīng)。憑借 3D-IC 集成超越摩爾定律，以更短的周轉(zhuǎn)時間實現(xiàn)最復(fù)雜的設(shè)計。

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審核編輯：湯梓紅