鎖相環（PLL）是現代通信系統的基本組成部分。PLL通常用于在無線電接收器或發射器中提供本振（LO）功能;它們還用于時鐘信號分配和降噪，并越來越多地用作高采樣率模數（A/D）轉換的時鐘源。

隨著集成電路處理中特征尺寸的縮小，器件電源電壓（包括用于PLL和其他混合信號功能的電源）也隨之下降。然而，作為PLL關鍵元件的壓控振蕩器（VCO）的實用技術并沒有迅速下降。許多高性能VCO設計仍然使用分立電路實現，可能需要高達30 V的電源電壓。這給當今的PLL或RF系統設計人員帶來了挑戰：將低壓PLLIC與更高電壓的VCO接口。電平轉換接口通常使用有源濾波器電路實現，下文將對此進行討論。

本文將研究PLL的基礎知識，研究高壓VCO的PLL設計的當前技術水平，討論典型架構的優缺點，并介紹高壓VCO的一些替代方案。

鎖相環基礎知識

鎖相環（圖1）是一種反饋系統，其中相位比較器或檢波器驅動反饋環路中的VCO，以使振蕩器頻率（或相位）準確跟蹤施加的參考頻率。通常需要濾波電路來積分和平滑正負誤差信號，并提高環路穩定性。反饋路徑中通常包括一個分頻器，用于將輸出頻率（在VCO范圍內）確定為參考頻率的倍數。分頻器可以實現，使頻率倍數N為整數或小數，將PLL表征為整數N分頻PLL或小數N分頻PLL。

圖1.基本的鎖相環。

由于PLL是一個負反饋控制環路，因此頻率誤差信號在平衡時將強制歸零，以產生N×的準確穩定的頻率F裁判在VCO的輸出端。

PLL以各種方式實現，使用全數字、全模擬或組合電路，具體取決于所需的頻率范圍、噪聲和雜散性能以及物理尺寸。目前，高頻或RF鎖相環的首選架構將全數字模塊（如反饋分頻器和鑒相器）與高精度模擬電路（如電荷泵和VCO）相結合。混合信號PLL的主要特點是：

參考頻率：RF輸出將鎖相的穩定、準確的頻率參考。它通常源自晶體或溫控晶體振蕩器 （TCXO）。

鑒頻鑒相器（PFD）：從參考信號和反饋信號中獲取相位誤差信號。

電荷泵：將誤差信號轉換為與相位誤差成比例的一系列正電流或負電流脈沖。

環路濾波器：集成來自電荷泵的電流脈沖，為VCO調諧端口提供干凈的電壓。

VCO：輸出的頻率取決于提供給其調諧端口的電壓（V調整).VCO有收獲，KV，以兆赫/伏表示。與輸出頻率與輸入控制電壓相關的基本VCO表達式為：fo = fc + Kv (V調整），其中fc是VCO失調頻率。

N 分頻器：將輸出頻率向下分頻以等于 PFD 或參考頻率。它可以直接除以整數，或者越來越多地實現為小數除法器。分數除法器可以通過切換整數除法器中的除法值來簡單地實現，以獲得分數平均值（例如，要獲得平均值 4.25，計數到 4 三次，計數到 5 一次）。已計數 17 個脈沖，并創建了 4 個脈沖;所以頻率比是 17/4 = 4.25）。在實踐中，借用高分辨率噪聲形狀轉換器中使用的技術可以獲得更好的結果。因此，分數引擎通常使用Σ-Δ架構實現，該架構具有降低雜散頻率的優點。

作為可用器件中使用的高度集成電路的示例，圖2顯示了小數N分頻PLL IC的框圖，該芯片是集成VCO的寬帶頻率合成器ADF4350;它的輸出頻率范圍為 137.5 MHz 至 4400 MHz。（有關其功能的簡要摘要，請參閱帶集成 VCO 的寬帶寬 PLL。

圖2.ADF4350 PLL頻率合成器框圖

PLL的關鍵性能限制特性是相位噪聲、雜散頻率和鎖定時間。

相位噪聲：相當于時域中的抖動，相位噪聲是在頻域中評估的振蕩器或PLL噪聲。它是PLL中各種組件貢獻的噪聲的均方根總和。基于電荷泵的PLL將抑制環路濾波器帶寬內的VCO噪聲。在環路帶寬之外，VCO噪聲占主導地位。

雜散：雜散頻率成分是由電荷泵定期更新VCO調諧電壓引起的。它們將出現在PFD頻率與載波的頻率偏移處。在小數N分頻PLL中，由于小數分頻器的作用，也會產生雜散。

鎖定時間：當從一個頻率更改為另一個頻率或響應瞬態偏移時，PLL的相位或頻率返回到鎖定范圍所需的時間。它可以根據頻率或相位建立來指定。其作為規范的重要性程度取決于應用。

為什么VCO仍然使用高電壓？

高性能VCO是最后一批抵制硅集成浪潮的電子元件之一。直到過去幾年，蜂窩手機的VCO才完全集成到其無線電芯片組中。然而，蜂窩基站、微波點對點系統、軍事和航空航天以及其他更高性能的應用仍然超出了硅基VCO的能力，并且仍然使用分立方法實現。原因如下：

大多數市售分立VCO使用可變電容變容二極管作為LC諧振電路中的可調諧元件。改變二極管的電壓會改變其電容，從而改變諧振電路的諧振頻率。

變容二極管上的任何電壓噪聲都會被VCO增益放大，KV，（以MHz/V表示），并將轉換為相位噪聲。為了將VCO相位噪聲降至最低，KV必須保持盡可能低的水平，但實現相當寬的調諧范圍需要較大的調諧范圍KV.因此，對于需要低相位噪聲和寬調諧范圍的應用，VCO制造商通常設計具有低增益和大輸入電壓范圍的振蕩器，以滿足這些相互沖突的要求。

窄帶VCO的典型電壓調諧范圍為0.5 V至4.5 V，而寬帶VCO的調諧范圍通常為1 V至14 V，在某些情況下，其范圍可達1 V至28 V。

同軸諧振器振蕩器（CRO）是另一種特殊類型的VCO，它使用非常低的增益和寬輸入調諧電壓來實現超低相位噪聲性能。它們通常用于窄帶專用移動無線電和陸地移動無線電應用。

與高壓VCO接口

大多數商用PLL頻率合成器IC的電荷泵輸出限制為最大約5.5 V，如果環路濾波器單獨使用無源元件，則不足以直接驅動需要更高調諧電壓的VCO。必須采用使用運算放大器電路的有源環路濾波器拓撲才能達到更高的調諧電壓。

實現此目的的最簡單方法是在無源環路濾波器之后添加一個增益級。雖然設計簡單，但這種方法也存在一些缺陷：反相運算放大器配置具有低輸入阻抗，將加載無源環路濾波器，從而改變環路動態;同相配置的輸入阻抗足夠高，不會加載濾波器，但會通過有源濾波器增益放大任何運算放大器噪聲，而不會被前面的無源環路濾波器濾波。更好的拓撲是將增益級和濾波器集成到單個有源濾波器模塊中。建議進行預濾波，以免電荷泵發出的極短電流脈沖使放大器過驅動，這可能會限制輸入電壓的速率。

圖3顯示了兩個推薦的有源濾波器拓撲示例，該拓撲結構使用反相和同相增益進行預濾波。請注意，這些放大器電路是真正的時間積分器，它迫使PLL的環路在其輸入端保持零誤差。在環路之外，所示拓撲可能會漂移到電源軌。

a. 反轉拓撲。

b. 同相拓撲。

圖3.使用預過濾的有源濾波器。

反相拓撲的優點是將電荷泵輸出偏置在固定電壓下，通常為電荷泵電壓的一半（VP/2）—雜散性能的最佳選擇。需要注意提供干凈的偏置電壓，最好是專用的低噪聲線性穩壓器，如ADP150，并盡可能靠近運算放大器輸入引腳進行充分的去耦。分壓器網絡中使用的電阻值應最小化，以減少其噪聲貢獻。使用反相拓撲時，確保PLLIC允許PFD極性反轉非常重要，如有必要，可以抵消運算放大器的反轉并以正確的極性驅動VCO。ADF4xxx系列具有這一特性。

同相環路濾波器配置不需要專用偏置，因此可以成為更緊湊的解決方案。電荷泵電壓現在將在其工作范圍內變化，而不是偏置在固定電平。因此，使用這種濾波器類型時，使用具有軌到軌輸入的運算放大器更為關鍵。（下一節將介紹輸入電壓范圍要求。

運算放大器的選擇

運算放大器的選擇是最大化有源濾波器潛力的關鍵。除了帶寬之外，要考慮的主要性能規格是：

噪聲電壓密度—以 nV/√Hz 表示

電流噪聲—以pA/√Hz表示

輸入偏置電流

共模電壓范圍

濾波器的輸出直接影響產生的頻率和相位;因此，運算放大器的噪聲電壓密度可以指示有源濾波器將增加多少相位噪聲。放大器噪聲在PLL環路帶寬內和帶外均有增加，在環路濾波器的轉折頻率處最為明顯，特別是對于具有高噪聲電壓密度的放大器。因此，保持放大器的低噪聲以實現放大器和高壓VCO的任務非常重要：提供較低的相位噪聲。一個好的設計目標是<10 nV/√Hz。與誤差電流脈沖相比，電流噪聲通常相當小，因此其影響往往比電壓噪聲小得多。

相對于PFD輸出電流具有較大輸入偏置電流的運算放大器可能會導致PLL輸出頻譜上產生較大的雜散。為了保持VCO調諧電壓恒定和PLL鎖定，電荷泵必須在每個PFD周期內替換運算放大器輸入端消耗的偏置電流。這調制了 V調整PFD頻率處的電壓，并在等于PFD頻率的偏移處在載波周圍引起雜散。輸入偏置電流越高，V的調制越大調整電壓和雜散幅度越高。

另一個重要的運算放大器規格共模電壓范圍或輸入電壓范圍（IVR）經常被忽視，導致最終設計出現嚴重問題。IVR 確定輸入端子在最大/最小信號和正/負電源軌之間所需的間隙。

早期工作電壓為±15 V的運算放大器的典型IVR電壓為±12 V，后來添加的慢速橫向PNP輸入級允許IVR包含負電源軌，從而提供單電源供電能力。雖然任何運算放大器都將在接地和正電源上運行，但有必要觀察與電源軌的距離。

例如，廣受歡迎的OP27采用±15 V電源時，IVR為±12.3 V。這意味著輸入電壓需要至少為正負電源軌的±2.7 V。該范圍低端的這種限制使其在單電源操作中與寬輸入擺幅一起使用時沒有吸引力。雙電源設計選項（如果可用）允許更多的運算放大器選擇（并簡化輸入偏置問題）。如果需要單電源設計，請使用允許輸入電壓在軌間擺幅的運算放大器（但其中許多可能具有更高的噪聲-電壓規格）。因此，為了獲得最佳結果，需要具有低噪聲電壓密度以實現低相位噪聲、低輸入偏置電流以實現低雜散的運算放大器，以及用于單電源操作的軌到軌輸入的運算放大器。表1列出了ADI公司的一些運算放大器及其與上述設計標準相關的規格。

表 1.推薦用于PLL有源環路濾波器的運算放大器

運算放大器的選擇取決于應用。如果PFD雜散遠遠超出環路帶寬（例如，在小數N分頻頻率合成器中），則雙極結型晶體管輸入（BJT）運算放大器（如OP184或OP27）將是合適的選擇。由BJT的高輸入偏置電流引起的PFD雜散將被環路濾波器很好地衰減，PLL可以充分利用BJT運算放大器的低噪聲電壓密度。

如果應用要求PFD與環路帶寬比很小（例如，在整數N分頻頻率合成器中），則應在噪聲和雜散電平之間達成折衷;AD820和AD8661可能是不錯的選擇。

值得注意的是，盡管有源濾波器往往會給PLL帶來噪聲，但在某些應用領域，它們充當緩沖器的能力比無源濾波器具有性能優勢。例如，如果VCO的調諧端口上有高漏電流，導致PFD雜散較高，則可以使用運算放大器來降低雜散電平。運算放大器的低阻抗輸出可輕松提供調諧端口漏電流。

設計示例

考慮一個LO具有以下規格的示例：

倍頻程調諧范圍從 1000 MHz 到 2000 MHz

相位噪聲要求在 1 MHz 偏移時為 –142 dBc/Hz

雜散 < –70 dBc

250kHz 通道間距

鎖定時間 < 2 ms

提供 15 V 或 30 V 單電源

為了覆蓋1 GHz頻段，同時滿足相位噪聲目標，必須使用高壓VCO和有源環路濾波器。相位噪聲和雜散規格以及單電源限制將推動運算放大器的選擇。為了滿足雜散規格，運算放大器的輸入偏置電流必須很低，而使用具有低電壓噪聲的運算放大器可以實現最佳的相位噪聲。通過選擇JFET輸入運算放大器（例如AD8661），可以實現兩者之間的折衷，其輸入偏置電流為0.3 pA，電壓噪聲為12 nV/√Hz。該器件還可以滿足單電源要求。RFMD UMS-2000-A16 VCO 被選中以覆蓋倍頻程范圍。

最好的起點是仿真，涉及ADIsimPLL支持的有源濾波器拓撲?工具。圖3顯示了兩種推薦的濾波器類型，但ADIsimPLL也支持其他配置。

對于PLL，選擇了可在整數或小數模式下工作的ADF4150;它還具有 2/4/8/16/32 的輸出分頻器選項，可實現從 2 GHz 到 31.25 MHz 的連續覆蓋。ADF4150與圖2所示的ADF4350類似，但對于需要滿足更嚴格的相位噪聲要求的應用，它允許選擇外部VCO。在仿真中，PLL環路濾波器設置為20 kHz，以嘗試最小化運算放大器噪聲貢獻，同時保持PLL鎖定時間小于2 ms。

圖4顯示了仿真和測量系統中噪聲（dBc）與頻率失調的函數關系圖，使用ADF4150 PLL、UMS VCO和基于AD8661的濾波器。由于有源環路濾波器增加的噪聲，在大約20 kHz處的峰值為–90 dBc，在兩個噪聲曲線中都可以看到，但仍能滿足1 MHz偏移時的–142 dBc/Hz目標。為了降低帶內噪聲，可以使用低噪聲運算放大器，如OP184或OP27，但代價是產生更高的雜散;或者PLL環路帶寬可以降低到20 kHz以下。

圖4.ADIsimPLL仿真與使用AD8661作為PLL有源濾波器運算放大器的測量性能。

圖5顯示了使用OP27時約6 dB的改善。在這種情況下，雜散不會顯著增加，因為環路帶寬相對較窄。進一步降低帶寬將改善100 kHz以下偏移的相位噪聲，但代價是PLL鎖定時間增加。所有這些權衡都可以在進入實驗室之前使用ADIsimPLL仿真進行測試。

圖5.在有源環路濾波器中使用AD8661與OP27測量PLL的性能。

突發新聞：高壓相環

到目前為止，討論的驅動力是需要使用有源濾波器將低壓PLL器件連接到高壓VCO的需求。然而，高壓PLL正在變得可用，大大減少了對有源濾波器的需求。ADF4113HV PLL就是一個例子，它集成了一個高壓電荷泵，具有–212 dBc/Hz歸一化相位噪底。在這種情況下，PLL電荷泵輸出可高達15 V，從而在VCO之前允許更簡單的無源濾波器。

該系列高壓PLL將很快通過將最大電壓增加到30 V的器件和具有高壓電荷泵的小數N分頻PLL進一步增強。有關更新和新產品信息，請訪問 PLL 網站。

集成VCO的寬帶寬PLL

使用帶高壓VCO的有源濾波器的另一種選擇是使用完全集成的高性能PLL，如ADF4350，如圖2所示。在這種情況下，VCO集成在芯片上。通過使用多頻段VCO方法，可以避免上述寬調諧范圍和低相位噪聲的固有權衡。在ADF4350中，片上集成了三個獨立的VCO，每個VCO有16個重疊的子頻段，總共有48個子頻段。每次更新頻率時，都會啟動自動校準以選擇適當的VCO子帶。

這顯示了將VCO設計從分立式解決方案轉變為硅基解決方案的真正好處：可以在最小的面積內實現顯著的集成度，從而實現更大的設計靈活性。例如，ADF4350還集成了一個可編程輸出分頻器級，允許頻率覆蓋范圍從137.5 MHz一直到4.4 GHz，對于希望在多個頻率和標準中重復使用相同設計的無線電設計人員來說，這是一個非常有吸引力的功能。

ADF4350采用5 mm方形LFCSP封裝，與標準的12.7 mm方形VCO封裝相比。性能水平接近分立式設計，100 kHz 偏移時的相位噪聲為 –114 dBc/Hz，1 MHz 偏移時的相位噪聲為 –134 dBc/Hz。

圖6.該圖顯示了ADF4350 VCO電壓與頻率關系中的48個不同頻段。

審核編輯：郭婷