在所有器件特性中，噪聲可能是一個特別具有挑戰性的話題，需要掌握和設計。這些挑戰往往會導致道聽途說的設計規則和試錯開發。在本文中，將解決相位噪聲問題，目的是定量了解如何圍繞高速數模中相位噪聲的貢獻進行設計。目標是獲得一種方法，既不會過度設計也不會設計不足的相位噪聲要求，而是在第一次就將其正確。

從一張白紙開始，DAC首先被視為一個塊盒。噪聲可以在內部產生，因為任何實際組件都會產生一些噪聲，或者噪聲可能來自外部來源。外部電源的入口可以通過任何DAC連接實現，這些連接通常包括電源、時鐘和數字接口。這些可能性如圖 1 所示。這些可能的噪音嫌疑人中的每一個都將被單獨調查，以了解它們的重要性。

圖1.DAC相位噪聲的來源。

數字接口將首先被覆蓋，并且恰好最容易處理。數字I/O負責接收要在模擬域中輸出的樣本。眾所周知，數字電路和接收的波形是噪聲的，如眼圖所示。從這個角度來看，出現的問題是：所有這些噪聲和活動是否會滲透到DAC內部的各個區域并表現為相位噪聲？當然，數字接口可能會在其他地方產生噪聲，但問題是相位噪聲。

為了證明I/O是否是一個問題，對AD9162系列HSDAC器件上帶和不帶數字接口的相位噪聲進行了比較。在沒有接口的情況下，器件的NCO模式在內部產生波形，從而有效地將DAC轉換為DDS發生器。圖 2 顯示了實驗結果。

圖2.不同插值時的相位噪聲。

峰值確實會在界面打開時顯示，并根據界面詳細信息四處移動。現在有趣的是噪聲和所有曲線都是相互疊加的。因此，在該產品線中，接口不是問題，盡管根據系統要求可能需要注意這些雜散。發現接口無關緊要會導致下一個感興趣的領域：時鐘。

時鐘

時鐘是DAC中產生相位噪聲（即DAC時鐘）的主要問題。該時鐘決定何時發送下一個采樣，因此相位（或時序）中的任何噪聲都會直接影響輸出的相位噪聲，如圖3所示。這個過程可以看作是每個連續離散值與矩形函數之間的乘法，矩形函數的時序由時鐘定義?，F在，在頻域中，乘法轉換為卷積運算。結果，所需頻譜被時鐘相位噪聲弄臟，如圖4所示。然而，確切的關系并不明顯。接下來是快速推導。

圖3.時鐘相位噪聲依賴性。

圖4.相位噪聲卷積。

拍攝時鐘和輸出時間快照，波形實例如圖5所示。目標是找到時鐘的噪聲幅度與圖6中紅色箭頭所示的輸出之間的比率?？梢岳L制直角三角形，盡管不知道長度，但兩個三角形都有一個共同的水平邊。

圖5.波形快照。

圖6.相位噪聲關系。

將斜率設置為相應波形的導數，幾何圖形給出以下等式：

重新排列DAC噪聲可得出下一個等式：

由于我們經常對DAC輸出和時鐘的正弦波或近正弦波感興趣，因此可以簡化結果。如果這個假設不成立，請保持前面的表述。

然后通過重組，我們得到這個：

請注意，噪聲關系等同于相應的波形幅度，因此，相對于載波，它被簡潔地總結出來。此外，通過使用對數單位，我們得出以下等式：

相對于載波的噪聲根據信號頻率與時鐘頻率的比率進行放大和縮小。信號頻率每減半，噪聲就會降低 6 dB。檢查幾何形狀，這是有道理的，因為底部的三角形會變得更加尖銳并縮小垂直側。另請注意，如果噪聲以相同的幅度增加，則增加時鐘幅度不會改善相位噪聲。

為了證明這一點，可以通過調制進入DAC的時鐘來仿真相位噪聲。圖7所示為5 GHz DAC時鐘，采用100 kHz光相位調制。頂部繪制的是 500 MHz 和 1 GHz 輸出的頻譜。音調確實遵循這種關系。從5 GHz時鐘到500 MHz DAC輸出，觀察到20 dB的降低，從500 MHz到1 GHz輸出顯示6 dB的增加。

圖7.具有 100 kHz 相位調制的時鐘輸出相位噪聲。

盡管一個控制良好的實驗很好，但真正的噪音也很有趣。用ADF4355寬帶頻率合成器代替發生器，圖8顯示了新時鐘源的相位噪聲曲線以及1/2和1/4時鐘頻率下的相應DAC輸出。保持噪聲行為，每次降低6 dB。應該注意的是，PLL沒有針對最佳相位噪聲進行優化。敏銳的讀者會注意到，在小偏移處會出現一些與預期的偏差，但由于參考來源不同，這是意料之中的。

圖8.DAC輸出相位噪聲，帶寬帶頻率合成器時鐘源。

另一個需要探索的方面是輸入功率和噪聲之間缺乏依賴性。只有載波噪聲功率之間的差異才是重要的。這意味著時鐘的直接放大不會產生任何好處。圖 9 顯示情況確實如此。唯一的變化是本底噪聲略有增加，這歸因于信號發生器。現在，這種觀察只在合理范圍內有效;在某個點上，時鐘將變得如此微弱，以至于時鐘接收器噪聲等其他貢獻將開始占主導地位。

圖9.相位噪聲與輸入功率的關系

最后，應簡要提及新的抽樣計劃，即2× NRZ。AD9164 DAC系列器件引入了這種新的采樣模式，允許在時鐘的上升沿和下降沿上提供新的采樣數據。但是，隨著這些變化，相位噪聲特性保持不變。圖 10 將原始 NRZ 模式與這種新模式進行了比較。曲線顯示相同的相位噪聲，但可以看到一些本底噪聲上升。該結論確實假設上升沿和下降沿的噪聲特性相同，大多數振蕩器都是這種情況。

圖 10.相位噪聲和 2× NRZ。

電源

噪聲的下一個可能的入口點是通過電源。芯片上的所有電路都必須以一種或另一種方式供電，這為噪聲提供了多種傳播到輸出的方式。精確的機制取決于電路，但下面重點介紹了幾種可能性。DAC 輸出通常由帶 MOS 開關的電流源組成，用于引導電流通過正引腳或負引腳（圖 11）。如圖所示，電流源從外部電源獲得電源，任何噪聲都會反映為電流波動。噪聲可以通過開關傳遞到輸出，但這只能解釋與基帶的直接耦合。為了產生相位噪聲，必須將該噪聲混合到載波頻率。該過程通過開關MOSFET完成，MOSFET充當平衡混頻器。噪聲的另一個路徑是通過上拉電感。它們設置來自電源軌的直流偏置，此處存在的任何噪聲都流向晶體管。這種波動會改變其工作條件，例如源極到漏極電壓和電流源負載，從而導致電流變化再次與RF信號混淆。通常，任何電路都是電源噪聲顯示為相位噪聲的矢量，如果開關能夠將其混合到手頭的信號中。

圖 11.DAC 電流源。

由于所有這些電路和混合現象，對所有這些行為進行建模很快就會變得笨拙。相反，對其他模擬模塊的表征會帶來洞察力。在穩壓器、運算放大器和其他IC中，規定了電源抑制比。電源抑制可量化負載對電源變化的敏感性，并可用于相位噪聲分析。然而，使用調制比代替抑制：電源調制比（PSMR）。傳統的PSRR測量在基帶應用中的DAC中仍然有用，但在這里并不感興趣。下一步是獲取數據。

測量PSMR需要調制正在研究的電源軌。典型設置如圖 12 所示。電源調制是通過插入穩壓器和負載之間的耦合電路獲得的，疊加由信號發生器產生的正弦信號。耦合電路的輸出由示波器監控，以找到實際的電源調制。由此產生的DAC輸出被饋送到頻譜分析儀。PSMR的計算方法是示波器提供的電源交流分量與載波周圍的調制邊帶電壓之比。

圖 12.PSMR 測量。

可以采用不同的耦合方案。ADI公司應用工程師Rob Reeder在MS-2210應用筆記中簡要介紹了如何使用LC電路測量ADC的PSMR。其他選項包括功率運算放大器、變壓器或專用調制電源。這里使用的方法是變壓器。建議使用高匝數比以降低信號發生器的源阻抗。典型測量結果如圖14所示。

使用1：100匝數比電流檢測變壓器和函數發生器，1.2 V時鐘電源以500 kHz調制，產生的峰峰值電壓為38 mV。DAC的時鐘頻率為5 GSPS。由此產生的輸出在–35 dBm的滿量程1 GHz載波上產生邊帶。將功率轉換為電壓，然后取與調制電源電壓的比率，導致PSMR為–11 dB。

圖 13.時鐘電源調制。

圖 14.調制邊帶。

通過執行單個數據點，可以在多個頻率上進行掃描。但是，AD9164 DAC總共包括8個電源。一種選擇是測量所有電源，但重點可能僅限于最敏感的電源：AVDD12、AVDD25、VDDC12 和 VNEG12。某些耗材，例如SERDES，與本分析無關，因此不包括在內。掃描多個頻率和電源后，結果總結于圖15。

圖 15.在掃描頻率上測量的電源PSMR。

時鐘電源是最靈敏的電源軌。接下來是負1.2 V和2.5 V模擬電源，然后是1.2 V模擬電源，后者非常不敏感。在適當考慮的情況下，1.2 V模擬電源可以由開關穩壓器供電，而時鐘電源則完全相反：需要由極低噪聲LDO供電才能獲得最佳性能。

PSMR只能在一定的頻率范圍內測量。在低端，它受到弱磁耦合的限制。所選變壓器的低頻截止頻率為10s的kHz。在高端，去耦電容降低了負載阻抗，使電源軌越來越難以驅動。只要功能不受影響，就可以出于測試目的刪除某些上限。

在使用PSMR之前，應注意幾個方面。與PSRR不同，PSMR取決于波形功率，或者對于DAC，則取決于數字回退。波形越低，邊帶越低，比例為1：1。然而，后退并不能給設計人員帶來任何好處，因為邊帶相對于載波是恒定的。第二個方面是對載波頻率的依賴性。載波的掃描表明在較高波段以各種速率線性退化。有趣的是，軌道越敏感，坡度就越陡。例如，時鐘電源的斜率為–6.4 dB/倍頻程，而負模擬電源的斜率為–4.5 dB/倍頻程。采樣率也會影響PSMR。最后，PSMR僅提供相位噪聲貢獻的上限，因為它與也產生的幅度噪聲沒有區別。

圖 16.在信號頻率范圍內提供PSMR。

鑒于這些不同的噪聲要求，查看一些電源選項會很有幫助。LDO 是久經考驗的穩壓器，尤其是在實現最高噪聲性能方面。但是，不是任何 LDO 都可以。圖17中的15002C曲線顯示了初始AD9162 DAC評估板的相位噪聲。DAC輸出設置為3.6 GHz，DAC從Wenzel源時鐘為4 GHz。1 kHz至100 kHz之間的相位噪聲平臺被懷疑由時鐘電源噪聲（ADP1740 LDO）主導。使用該LDO的頻譜噪聲密度圖和圖16中的DAC PSMR測量值，也可以如圖17所示計算和繪制貢獻。盡管由于外推而不能精確對齊，但計算出的點與測量的噪聲合理對齊，從而鞏固了時鐘電源對噪聲的影響。在重新設計電源解決方案時，該LDO被低噪聲ADP1761取代。在某些偏移處，噪聲降低了多達10 dB，接近時鐘貢獻（15002D）。

圖 17.AD9162評估板噪聲

噪聲不僅在各種穩壓器上變化很大，而且還可能受到輸出電容、輸出電壓和負載的影響。應仔細考慮這些因素，尤其是在敏感電源軌上。另一方面，根據整體系統要求，不一定需要 LDO。

開關穩壓器可通過適當的LC濾波為電源供電，從而簡化電源解決方案。與LDO一樣，從穩壓器NSD開始并相應地進行設計。但是，對于LC濾波器，應注意串聯諧振。不僅瞬變變得難以處理，而且諧振頻率附近的電壓增益也會增加，從而增加電源軌噪聲和相位噪聲。諧振可以通過對電路進行去Q運算來控制，即向電路添加有損元件。下圖顯示了另一種采用AD9162 DAC的設計示例。

在此設計中，時鐘電源也由ADP1740 LDO供電，但隨后采用LC濾波器。原理圖顯示了所考慮的濾波器，電感的RL模型和主濾波電容（C1 + R1）的RC模型。濾波器響應如圖20所示，帶有紅色特征諧振。毫不奇怪，該濾波器的明顯跡象出現在相位噪聲響應中：圖21的藍色曲線。噪聲在100 kHz左右趨于平穩，之后濾波動作急劇下降。幸運的是，LC濾波器的峰值不足以引起明顯的峰值，但濾波器仍然可以改進。這里采用的一種方案是添加第二個具有適當串聯電阻的較大電容以耗散能量。圖中顯示了22 μF電容和100 mΩ電阻的串聯電路，顯著降低了響應（藍色曲線）。最終結果是圍繞該頻率偏移的相位噪聲改善：圖21中的黃色曲線。

圖 18.LC 濾波器和去Q網絡。

圖 19.LC 濾波器響應。

圖 20.相位噪聲響應。

要分析的最終噪聲源是器件本身的相位噪聲。AD9164 DAC系列器件具有極低的相位噪聲，難以量化。通過去除所有預期的噪聲源，殘余噪聲來自DAC，如圖22所示。仿真的相位噪聲也被繪制成圖表，并與測量結果很好地對齊。時鐘相位噪聲在某些區域仍然占主導地位。

圖 21.AD9162相位噪聲

結論

面對前面討論的所有噪聲源，設計人員可能會不知所措。誘惑是遵循推薦的解決方案;但是，對于任何特定的設計要求，這種方法總是次優的。與RF信號鏈和精密誤差預算類似，可以在設計過程中使用相位噪聲預算。利用時鐘源相位噪聲、每個電源軌的PSMR結果、LDO噪聲特性和DAC設置，可以計算和優化每個源的噪聲貢獻。示例預算如圖 22 所示。正確考慮所有來源后，可以分析和管理相位噪聲，并在第一時間設計正確的信號鏈。

圖 22.相位噪聲預算示例。

審核編輯：郭婷