現(xiàn)代SAR和Σ-Δ模數(shù)轉(zhuǎn)換器（ADC）的主要優(yōu)點(diǎn)之一是，它們在設(shè)計(jì)時(shí)考慮了易用性，而易用性是前幾代產(chǎn)品事后才想到的。這簡化了系統(tǒng)設(shè)計(jì)人員的任務(wù)，并且在許多情況下，允許在多代和各種應(yīng)用中使用和回收單個(gè)參考設(shè)計(jì)。在許多情況下，它允許您構(gòu)建一個(gè)可長期用于不同應(yīng)用的參考設(shè)計(jì)。精密測量系統(tǒng)的硬件保持不變，而軟件實(shí)現(xiàn)適應(yīng)不同的系統(tǒng)需求。這就是可重用性的美妙之處，但生活中沒有什么是完全有利的——總會(huì)有懲罰。為多個(gè)應(yīng)用采用單一設(shè)計(jì)的主要缺點(diǎn)是，您放棄了為直流、地震、音頻和更高帶寬應(yīng)用實(shí)現(xiàn)絕對(duì)最高性能所需的定制和優(yōu)化。在急于重復(fù)使用和完成設(shè)計(jì)的過程中，往往會(huì)犧牲精度性能。主要的疏忽和忽視領(lǐng)域之一是計(jì)時(shí)。在本文中，我們將討論時(shí)鐘的重要性，并就高性能轉(zhuǎn)換器的正確設(shè)計(jì)提供指導(dǎo)。

模數(shù)轉(zhuǎn)換器基礎(chǔ)知識(shí)

抖動(dòng)與信噪比的關(guān)系

在查看現(xiàn)有文獻(xiàn)時(shí)，可以很好地描述ADC性能對(duì)抖動(dòng)規(guī)格的依賴性，并且通常有充分的理由，此類標(biāo)題包括“高速”一詞。1要檢查抖動(dòng)和信噪比（SNR）之間的關(guān)系，起點(diǎn)是SNR數(shù)字和均方根抖動(dòng)之間的關(guān)系。

如果抖動(dòng)是系統(tǒng)中的主要噪聲源，則此關(guān)系簡化為：

如果存在不同的噪聲源，則需要使用公式2來計(jì)算組合SNR：

哪里：

A， Fin—輸入信號(hào)、幅度和輸入頻率的參數(shù)

ev簡化電壓噪聲均方根

δt有效值總均方根抖動(dòng)估計(jì)為各種貢獻(xiàn)的均方根總和：

有關(guān)公式 3 用法的深入教程，請(qǐng)參見：analog.com/MT-008。

求和在不相關(guān)的噪聲源上有效。通過公式2，我們顯示了取決于熱噪聲（e2v）和抖動(dòng)噪聲的SNR。抖動(dòng)對(duì)SNR的貢獻(xiàn)取決于輸入頻率（f在).這意味著在較高頻率下，SNR主要由抖動(dòng)定義。圖1包括公式1和公式2中受抖動(dòng)影響的理想和實(shí)際ADC的曲線。圖1所示的圖在高速ADC數(shù)據(jù)手冊中很常見，但它們通常從MHz范圍開始。對(duì)于精密ADC，我們將在kHz范圍內(nèi)進(jìn)一步顯示相同的依賴關(guān)系。我們正在推動(dòng)超過108 dB的SNR（見圖1），這是精密ADC目前能夠做到的。這就是AD7768-1派上用場的地方。

圖1.信噪比與系數(shù)在在不同的抖動(dòng)水平下。

查看圖1中的曲線，可以看到轉(zhuǎn)換1 kHz信號(hào)（灰線）的AD7768-1僅在σt有效值超過 300 PS。我們可以重新排列變量并顯示特定 ENOB 和 f 的抖動(dòng)要求在:

圖2.最大允許抖動(dòng)與 f 的關(guān)系在在不同的轉(zhuǎn)換器的ENOB上。

當(dāng)今高精度轉(zhuǎn)換器的目標(biāo)抖動(dòng)將阻止設(shè)計(jì)人員使用常見的松弛振蕩器（如基于555定時(shí)器的振蕩器）或許多基于微控制器或FPGA的時(shí)鐘發(fā)生器。這給我們留下了晶體（XTAL）和鎖相環(huán)（PLL）振蕩器。MEMS振蕩器的新技術(shù)進(jìn)步也將是合適的。

過采樣技術(shù)在這里有幫助嗎？

公式1和公式2的一個(gè)重要觀察結(jié)果是，對(duì)采樣頻率沒有明確的依賴性。這告訴我們，過采樣技術(shù)（普通或噪聲整形）很難減輕抖動(dòng)的貢獻(xiàn)。過采樣在高精度系統(tǒng)中非常常見，但在抖動(dòng)噪聲方面幾乎沒有任何可抗衡性。與采樣頻率的關(guān)系可以在公式4中找到：

哪里：

L（f） 是相位噪聲頻譜單邊帶 （SSB） 密度函數(shù)

f最小和 f.max是與特定測量相關(guān)的頻率跨度。

有關(guān)公式 4 用法的深入教程，請(qǐng)參見：analog.com/MT-008。

通常，僅應(yīng)通過增加f來考慮抖動(dòng)貢獻(xiàn)的改善不佳S.2在理論討論中，ADC的過采樣比可以在一定程度上降低寬帶抖動(dòng)貢獻(xiàn)。3對(duì)于量化和熱噪聲，噪聲整形是抑制目標(biāo)頻帶噪聲的一種非常有效的方法。增加過采樣比抑制量化噪聲的速度（公式5）比噪聲抖動(dòng)抑制要快得多，如公式6所示。這使得抖動(dòng)在利用噪聲整形的過采樣結(jié)構(gòu)中更加突出。在奈奎斯特轉(zhuǎn)換器中，這可能不會(huì)那么嚴(yán)重。圖3以二階Σ-Δ型ADC和新的四階Σ-Δ型ADC為例說明了這一現(xiàn)象。

由 N 形成的量化噪聲之間的關(guān)系千-在過采樣比 M 下具有基數(shù)誤差 Δ 的階整形器：

過采樣率M與抖動(dòng)量之間的關(guān)系：

公式7顯示了二階噪聲整形（N = 2）。你的注意力應(yīng)該放在M上，因?yàn)樗F(xiàn)在隨著5的冪而變化。

圖3.過采樣可將量化噪聲降低到抖動(dòng)以下。點(diǎn)（A）顯示了一個(gè)四階Σ-Δ型ADC，需要一個(gè)抖動(dòng)低于30 ps的時(shí)鐘。 B點(diǎn)顯示了舊技術(shù)，其中二階整形器不受高達(dá)200 ps電平的抖動(dòng)的影響，轉(zhuǎn)換20 kHz。

在不同代轉(zhuǎn)換器上將看到普遍關(guān)系。一階噪聲整形器將隱藏抖動(dòng)最長的時(shí)間，以~1/M的立方關(guān)系進(jìn)行3，而四階 Σ-Δ 將得到 ~1/M 的關(guān)系9.抖動(dòng)充其量將減少1/M，這在很大程度上假設(shè)存在強(qiáng)寬帶頻率分量，而不是1/（f）的關(guān)系N).

信號(hào)的幅度會(huì)改變事情嗎？

公式2顯示，幅度在分子和分母中，從而防止了幅度和SNR數(shù)字之間的良好權(quán)衡。衰減信號(hào)會(huì)使SNR變得更糟，除了抖動(dòng)之外，熱噪聲開始限制動(dòng)態(tài)范圍。因此，我們可以看到，如果將新的精密ADC推向足夠低的噪聲，則在除直流/地震應(yīng)用之外的幾乎所有應(yīng)用中都將受到抖動(dòng)限制。

時(shí)鐘抖動(dòng)也會(huì)有一個(gè)頻譜

在介紹中，我們建立了信號(hào)、整體電壓噪聲和時(shí)鐘抖動(dòng)均方根之間的關(guān)系。信噪比圖將這三者連接在一個(gè)相當(dāng)簡單的公式2中。SNR數(shù)字是比較電路的良好基準(zhǔn)，但它不一定決定實(shí)際應(yīng)用中的可用性。 在許多應(yīng)用中，專門針對(duì)SNR進(jìn)行設(shè)計(jì)是不夠的。對(duì)于那些對(duì)這些規(guī)格感興趣的人，無雜散動(dòng)態(tài)范圍（SFDR）成為設(shè)計(jì)目標(biāo)。在新的高精度系統(tǒng)中，可以實(shí)現(xiàn) 140 dB 甚至 150 dB 的 SFDR。

信號(hào)被時(shí)鐘源失真的過程可以通過將其視為兩者的混合來檢查。為了進(jìn)行頻域分析，采用了FM調(diào)制理論。3由此產(chǎn)生的快速傅里葉變換（FFT）頻譜是時(shí)鐘源頻譜與輸入信號(hào)頻譜混合的乘積。為了回顧ADC如何受此影響，我們引入了相位噪聲。抖動(dòng)和相位噪聲描述了相同的現(xiàn)象，但根據(jù)應(yīng)用的不同，一種將是首選。我們已經(jīng)在公式3中展示了如何將相位噪聲轉(zhuǎn)換為抖動(dòng)圖。在積分過程中，頻譜的細(xì)微差別將會(huì)丟失。

圖4.100 MHz/33.33 MHz時(shí)鐘發(fā)生器AD9573的相位噪聲密度圖。

相位噪聲密度圖通常隨時(shí)鐘源設(shè)備和PLL規(guī)格一起提供。圖4所示的圖對(duì)于用于電流過采樣轉(zhuǎn)換器的較低頻率源變得更加稀缺，而是報(bào)告總抖動(dòng)（均方根或峰值）。

通過斬波方案，電阻和晶體管元件可能被迫在直流附近表現(xiàn)出相當(dāng)平坦的噪聲行為。時(shí)鐘電路沒有等效的斬波。

轉(zhuǎn)換高振幅 A 時(shí)在信號(hào)，得到的FFT成為FM調(diào)制頻譜，其中A在充當(dāng)載波，時(shí)鐘邊帶等效于信號(hào)。請(qǐng)注意，F(xiàn)FT中的相位噪聲不會(huì)受到頻帶限制，噪聲只會(huì)在切片中沉積多個(gè)別名貢獻(xiàn)（見圖6）。

在精密ADC中，通常可以依靠相位噪聲的自然衰減特性，而不提供任何時(shí)鐘抗混疊濾波器。通過向時(shí)鐘源添加濾波來減少抖動(dòng)，例如，在時(shí)鐘路徑中使用調(diào)諧變壓器以表現(xiàn)出所需的頻率響應(yīng)。 找出積分頻率的積分上限（公式4）并不容易確定。精密ADC數(shù)據(jù)手冊對(duì)此沒有提供太多建議。在這些情況下，需要對(duì)時(shí)鐘CMOS輸入進(jìn)行工程假設(shè)。

精密ADC中更常見的問題發(fā)生在非常接近f的地方。在其中 1/（fN）的相位噪聲形狀會(huì)使SFDR變差。一個(gè)大 A在信號(hào)將充當(dāng)阻塞器 - 一個(gè)在無線電接收器中更流行的術(shù)語，在這里也適用。

當(dāng)旨在記錄具有非常長捕獲時(shí)間的高精度頻譜時(shí)，由于時(shí)鐘相位噪聲頻譜密度的性質(zhì)，SFDR將受到很大影響。SNR和視覺FFT圖可以通過更短的捕獲時(shí)間（更寬的頻率箱）來改善。對(duì)于給定的FFT捕獲，均方根抖動(dòng)應(yīng)計(jì)為來自箱頻率1/2的積分相位噪聲。在查看圖 5 時(shí)，這一點(diǎn)變得很明顯。

圖5.近載波相位噪聲決定了主箱周圍FFT分箱的幅度。

雖然這個(gè)技巧可能會(huì)在視覺上改善FFT圖和SNR數(shù)字，但它對(duì)觀察阻塞器附近的信號(hào)沒有任何作用。FM調(diào)制方程的一個(gè)重要推廣和簡化是裙子的高度與公式8中的比率成正比：

延長單個(gè)FFT打擊的積分時(shí)間是一場艱苦的戰(zhàn)斗，需要收集更多更明顯的相位噪聲部分。人們需要考慮組合更長捕獲的替代方法來改善這一點(diǎn)。

圖6.相位噪聲混疊低至基帶。

出于實(shí)際目的，SSB 圖應(yīng)在 f 處的單個(gè)點(diǎn)進(jìn)行比較.BIN/2偏移頻率，為干凈、近距離頻譜和SFDR選擇更好的源。如果比較源以獲得更好的信噪比，則需要從f開始對(duì)公式4進(jìn)行積分.BIN/2 至 3× F 以上S（抖動(dòng)別名）。

Σ-Δ調(diào)制器對(duì)時(shí)鐘的敏感性

上述主題適用于任何ADC，無論其架構(gòu)和技術(shù)如何。以下主題將討論特定技術(shù)帶來的挑戰(zhàn)。抖動(dòng)依賴性最突出的例子之一是Σ-Δ型ADC內(nèi)部。調(diào)制器的離散時(shí)間和連續(xù)時(shí)間操作之間的區(qū)別將對(duì)抗抖動(dòng)性產(chǎn)生巨大影響。

連續(xù)和離散時(shí)間Σ-Δ型ADC不僅會(huì)受到采樣相關(guān)抖動(dòng)貢獻(xiàn)的影響，還會(huì)因?yàn)槎秳?dòng)會(huì)嚴(yán)重破壞其反饋環(huán)路。離散時(shí)間和連續(xù)時(shí)間調(diào)制器中DAC元件的線性度是實(shí)現(xiàn)高性能的關(guān)鍵。通過與運(yùn)算放大器（運(yùn)算放大器）并聯(lián)，可以直觀地理解DAC的重要性。如果一個(gè)人的任務(wù)是設(shè)計(jì)增益等于2的電壓放大器，那么任何對(duì)電路設(shè)計(jì)有基本了解的人的初稿都將是一個(gè)運(yùn)算放大器和兩個(gè)電阻器。如果外部環(huán)境不是極端的，圖7a所示的電路就可以完成工作。在大多數(shù)情況下，電路設(shè)計(jì)人員不必了解運(yùn)算放大器即可實(shí)現(xiàn)出色的性能。設(shè)計(jì)人員必須選擇匹配良好且精度足夠高的電阻，以實(shí)現(xiàn)正確的增益。出于噪音目的，它們必須很小。對(duì)于熱行為，熱系數(shù)需要匹配。請(qǐng)注意，這些依賴關(guān)系都不是由運(yùn)算放大器決定的。運(yùn)算放大器的非理想性是該電路操作的次要因素。是的，輸入電流或容性負(fù)載的影響可能是毀滅性的。需要審查壓擺能力，因?yàn)槿绻麕挷皇芟拗疲瑒t可能需要考慮噪聲貢獻(xiàn)。但是，只有當(dāng)您沒有因選擇錯(cuò)誤的電阻器而阻礙性能時(shí)，您才能解決這些問題。在Σ-Δ型ADC中，反饋比兩個(gè)電阻更復(fù)雜——在這些電路中，我們使用DAC而不是電阻來執(zhí)行相應(yīng)的功能。DAC工作中的缺陷是非常有害的，而電路的其余部分將以類似于運(yùn)算放大器電路的方式獲得環(huán)路增益的優(yōu)勢。

圖7.運(yùn)算放大器與Σ-Δ型ADC的比較。

ADC采用元件改組或校準(zhǔn)，這提供了一種處理DAC元件失配的方法。這些將錯(cuò)誤轉(zhuǎn)移到高頻，但也將使用更多的定時(shí)事件，可能會(huì)增加與抖動(dòng)相關(guān)的惡化。這會(huì)導(dǎo)致本底噪聲被抖動(dòng)貢獻(xiàn)污染，從而降低噪聲整形的有效性。由于調(diào)制器可以采用不同的DAC方案及其混頻，例如返回零和一半返回零。深入分析這些方案的分析和數(shù)值模擬超出了本文的范圍。

關(guān)于本文中的抖動(dòng)，我們將僅限于圖形簡化。由于抖動(dòng)依賴性問題存在于ADC環(huán)路內(nèi)，因此一些新設(shè)計(jì)將在硅上提供倍頻器，這些倍頻器設(shè)計(jì)具有適當(dāng)?shù)南辔辉肼暳俊ｋm然這占用了系統(tǒng)設(shè)計(jì)人員的大量工作，但請(qǐng)注意，倍頻器仍然依賴于良好的外部時(shí)鐘和低噪聲電源。在這些系統(tǒng)中，應(yīng)考慮查看PLL文獻(xiàn)，以了解對(duì)觀察到的相位噪聲的潛在威脅。圖8提供了一個(gè)可視化圖示，顯示了不同DAC對(duì)抖動(dòng)的抗擾度，顯示工作離散時(shí)間DAC時(shí)的依賴性呈指數(shù)級(jí)減小。

圖8.離散時(shí)間DAC在一定程度上不受抖動(dòng)的影響，而在連續(xù)時(shí)間DAC中，變窄的脈沖將對(duì)抖動(dòng)產(chǎn)生顯著的性能依賴性。

現(xiàn)代連續(xù)時(shí)間 Σ-Δ 設(shè)計(jì)包括板載 PLL。由于在同意無源元件的那些中仔細(xì)調(diào)整了時(shí)序，因此它們不提供廣泛的時(shí)鐘速度范圍。有一種人為的方法可以擴(kuò)大采用采樣率轉(zhuǎn)換的ADC轉(zhuǎn)換速率的選擇范圍。雖然隨著數(shù)字電路的進(jìn)步，采樣速率轉(zhuǎn)換對(duì)功耗的影響并不高，但這些轉(zhuǎn)換已成為高度調(diào)諧模擬電路的經(jīng)濟(jì)實(shí)惠的替代方案。ADI公司提供多種ADC，提供采樣速率轉(zhuǎn)換選項(xiàng)。

采用開關(guān)電容濾波器的架構(gòu)

精確時(shí)序可能影響性能的另一個(gè)特定領(lǐng)域是開關(guān)電容濾波。在設(shè)計(jì)精密ADC時(shí)，需要確保排除或充分衰減所有不需要的信號(hào)。ADC可能提供特定的嵌入式模擬和數(shù)字濾波。雖然ADC的數(shù)字濾波對(duì)抖動(dòng)非常免疫，但任何形式的時(shí)鐘模擬濾波都會(huì)產(chǎn)生抖動(dòng)依賴性。

當(dāng)精密轉(zhuǎn)換器采用更先進(jìn)的前端開關(guān)時(shí)，這一點(diǎn)尤其重要。雖然開關(guān)電容濾波器的理論可能是有益的，但我們只會(huì)參考綱要進(jìn)行進(jìn)一步的研究和分析。3

轉(zhuǎn)換器中常見的方案之一是相關(guān)雙采樣（CDS）。參見圖9，了解CDS剔除質(zhì)量的性能如何隨三個(gè)不同質(zhì)量級(jí)別的時(shí)鐘而變化。該圖顯示了抑制帶附近的信號(hào)。圖中顯示了x軸上以1為中心的開關(guān)電容濾波器。圖的中心不受數(shù)字濾波抑制，取決于模擬開關(guān)電容濾波器。需要高質(zhì)量的時(shí)鐘來保持體面的剔除水平。即使對(duì)于測量直流信號(hào)，抖動(dòng)也會(huì)通過混疊降低本應(yīng)由硅片上的開關(guān)電容濾波器濾波的無用信號(hào)來破壞噪聲性能。數(shù)據(jù)手冊中可能沒有明確提及板載開關(guān)電容濾波器的存在。

圖9.開關(guān)電容濾波性能與時(shí)鐘質(zhì)量 — 標(biāo)記空間比

實(shí)用指南、問題來源和常見嫌疑人

現(xiàn)在我們已經(jīng)展示了時(shí)鐘會(huì)增加麻煩的幾種方式，現(xiàn)在是時(shí)候看看技術(shù)來幫助您構(gòu)建一個(gè)最小化抖動(dòng)量的系統(tǒng)了。

時(shí)鐘信號(hào)反射

高質(zhì)量的時(shí)鐘源可以具有非常急劇的上升和下降時(shí)間。這樣做的好處是可以降低轉(zhuǎn)換時(shí)的抖動(dòng)噪聲。不幸的是，鋒利邊緣的好處是對(duì)正確布線和端接的嚴(yán)格要求。如果時(shí)鐘線未正確端接，則線路將受到原始時(shí)鐘信號(hào)中添加的反射波的影響。這個(gè)過程非常具有破壞性，相關(guān)的抖動(dòng)水平很容易達(dá)到數(shù)百皮秒。在極端情況下，時(shí)鐘接收器能夠看到可能導(dǎo)致電路鎖定的額外邊沿。

圖 10.時(shí)鐘上的壞、更好和最佳電路設(shè)計(jì)（按降序排列）。

其中一種可能違反直覺的方法是用RC濾波器減慢邊緣，去除高頻成分。甚至可以使用正弦波作為時(shí)鐘源，同時(shí)等待具有50 Ω跟蹤和端接的新PCB。雖然過渡相對(duì)漸進(jìn)，并且標(biāo)記空間比可能會(huì)因數(shù)字輸入中的遲滯而偏斜，但這將減少抖動(dòng)的反射分量。

電源噪聲

在將邊沿傳送到采樣開關(guān)之前，數(shù)字時(shí)鐘可能通過各種緩沖器和/或電平轉(zhuǎn)換器在ADC內(nèi)路由。如果ADC具有模擬電源引腳，則使用電平轉(zhuǎn)換器，并可能成為抖動(dòng)源。通常，芯片的模擬側(cè)將具有更高電壓的器件，具有更長的轉(zhuǎn)換時(shí)間，因此抖動(dòng)靈敏度會(huì)提高。一些最先進(jìn)的器件在板上的時(shí)鐘和線性電路之間進(jìn)一步分離模擬電源。

圖 11.受DVDD、AVDD以及AGND和DGND之間不同電源域引入的噪聲干擾的采樣時(shí)間。

去耦電容：選擇合適的去耦電容

電源噪聲引起的抖動(dòng)將因去耦質(zhì)量而減少或放大。一些Σ-Δ調(diào)制器在模擬和數(shù)字側(cè)將具有大量數(shù)字活動(dòng)。這可能導(dǎo)致具有信號(hào)或數(shù)字?jǐn)?shù)據(jù)相關(guān)干擾的非特征雜散。高頻電荷輸送應(yīng)限制在設(shè)備附近的短回路內(nèi)。為了適應(yīng)最短的鍵合線，好的設(shè)計(jì)沿芯片的細(xì)長側(cè)使用中心引腳。這些限制對(duì)于放大器和低頻芯片來說不是常見的問題，它們可能有 VDD和 V黨衛(wèi)軍角處的引腳如圖 12 左側(cè)所示。PCB設(shè)計(jì)應(yīng)利用這些功能，并在引腳附近保持高質(zhì)量的電容器。

圖 12.線性電路（左）和時(shí)鐘電路（右）的供電方案。

圖 13.去耦電容的位置不正確（左）和正確（右），以降低抖動(dòng)。

時(shí)鐘分頻器和時(shí)鐘信號(hào)隔離器

更快的時(shí)鐘具有較少的抖動(dòng)，因此如果功率限制允許，在外部或內(nèi)部使用分頻器來提供所需的采樣時(shí)鐘可以改善情況。設(shè)計(jì)帶隔離器的系統(tǒng)時(shí)，請(qǐng)檢查其脈沖寬度。如果標(biāo)記空間比較差，則偏斜會(huì)干擾模擬性能，在極端情況下，可能會(huì)鎖定IC的數(shù)字側(cè)。在精密ADC中，您可能不需要光纖時(shí)鐘，但使用更高的頻率可以提供最終的性能。在圖14中，出于同樣的原因，AD9573在內(nèi)部僅使用2.5 GHz來提供干凈的33 MHz和100 MHz。如果ADC之間不需要精確同步，晶體電路可以非常穩(wěn)健，具有個(gè)位數(shù)ps抖動(dòng)。對(duì)于精密ADC，晶體放大器在100 kHz輸入時(shí)的性能優(yōu)于22位。這種性能是難以超越的，也解釋了為什么XTAL振蕩器在可預(yù)見的未來會(huì)一直存在。

圖 14.AD9573的詳細(xì)框圖

來自其他信號(hào)源的串?dāng)_

抖動(dòng)的另一個(gè)來源與源自外部線路的時(shí)鐘干擾有關(guān)。如果時(shí)鐘源在能夠耦合的信號(hào)附近被錯(cuò)誤地路由，則可能會(huì)對(duì)性能產(chǎn)生破壞性影響。如果干擾源與ADC工作無關(guān)且隨機(jī)，則會(huì)相當(dāng)優(yōu)雅地增加抖動(dòng)預(yù)算。如果時(shí)鐘被ADC相關(guān)的數(shù)字信號(hào)污染，就會(huì)觀察到雜散。對(duì)于從屬ADC，CLK線路和SPI線路可以是獨(dú)立的時(shí)鐘，但這可能會(huì)導(dǎo)致公式9中定義的頻率出現(xiàn)問題，并混疊回第一個(gè)Nyqist區(qū)域。

建議使用鎖頻SPI和MCLK源。即使采取這種預(yù)防措施，SPI和MCLK也可能具有與給定時(shí)鐘的脈沖占空比相關(guān)的雜散。例如，如果ADC抽取128，而SPI讀取僅24位，則會(huì)產(chǎn)生與特定1/（24 t）和1/（104t）測量相關(guān)的拍頻的風(fēng)險(xiǎn)。因此，應(yīng)使MCLK遠(yuǎn)離鎖定的SPI線以及數(shù)據(jù)線。

接口和其他時(shí)鐘

在圖15中，標(biāo)記了各種時(shí)序周期，這很容易干擾SFDR或?qū)е露秳?dòng)。當(dāng)SPI通信未鎖定到MCLK的頻率時(shí)，可能會(huì)發(fā)生雜散。掌握布局技術(shù)是緩解此問題的最大資產(chǎn)。頻率表現(xiàn)為混疊降頻干擾源，但也表現(xiàn)為拍頻和互調(diào)產(chǎn)物。例如，如果SPI以16.01 MHz運(yùn)行，MCLK以16 MHz運(yùn)行，則可以預(yù)期在10 kHz時(shí)產(chǎn)生雜散。

除了良好的布局之外，減少雜散的另一種方法是將它們移到感興趣的波段之外。如果MCLK和SPI可以進(jìn)行頻率鎖定，則可以避免很多干擾。即便如此，SPI中仍然存在空閑期的問題，導(dǎo)致場地繁忙，這仍然會(huì)造成干擾。您可以使用界面功能來發(fā)揮自己的優(yōu)勢。ADC 中的接口特性可提供狀態(tài)字節(jié)或循環(huán)冗余校驗(yàn) （CRC）。這可能提供了一種抑制雜散的好方法，并具有這些功能的額外好處。空閑時(shí)鐘（甚至是未使用的 CRC 字節(jié)）有利于均勻填充數(shù)據(jù)幀。您可以選擇忽略CRC，但仍然可以獲得打開它們的好處。當(dāng)然，這意味著數(shù)字線路上的額外功率（圖 18）。

圖 15.異步通信和時(shí)鐘的存在正在為混合雜散帶來麻煩和調(diào)查工作。

圖 16.MCLK 路由運(yùn)行得太靠近交換機(jī)模式 PSU。

圖 17.本地采購的MCLK，帶有帶有SPI相關(guān)雜散的XTAL放大器。

圖 18.可以使用虛擬CRC或狀態(tài)來改善框架以消除雜散。

結(jié)論

2018年，ADI發(fā)布了AD7768-1，這是一款超高精度ADC，失調(diào)電壓低于100 μV，平坦頻率響應(yīng)一直到100 kHz。它已成功設(shè)計(jì)到能夠超過 140 dB 的 SFDR 系統(tǒng)中，其中抖動(dòng)已被證明在具有滿量程輸入的音頻頻段之外可以忽略不計(jì)。它包含一個(gè)板載RC振蕩器，能夠提供參考點(diǎn)來調(diào)試干擾時(shí)鐘源。這種內(nèi)部RC雖然不提供低抖動(dòng)，但可以提供微分方法來發(fā)現(xiàn)雜散源。ADC采用內(nèi)部開關(guān)電容濾波技術(shù)，但也使用時(shí)鐘分頻器來減輕抗混疊濾波器的壓力。內(nèi)部時(shí)鐘分頻器可確保一致的性能，從而能夠使用通常從隔離器接收的偏斜時(shí)鐘進(jìn)行操作。電源位置非常適合通過短內(nèi)部鍵合限制外部 ESR/ESL 效應(yīng)。毛刺抑制在時(shí)鐘輸入焊盤中實(shí)現(xiàn)。使用應(yīng)用板進(jìn)行的性能掃描顯示抖動(dòng)為30 ps rms的性能，這應(yīng)該可以滿足廣泛的應(yīng)用。如果您的任務(wù)是測量140+ dB的SFDR，AD7768-1可能是您最快的測量方法，其功耗僅為以前使用便捷電源軌所需功率的一小部分。

圖 19.AD7768-1的頻譜，具有正確設(shè)計(jì)的PCB和時(shí)鐘電路。

審核編輯：郭婷