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SystemVerilog中的Packed Structure

芯片驗(yàn)證工程師 ? 來(lái)源:芯片驗(yàn)證工程師 ? 作者:芯片驗(yàn)證工程師 ? 2022-11-07 10:17 ? 次閱讀

一個(gè)packed structure有很多的bits組成,這些bit在物理上連續(xù)存儲(chǔ)。packed structure只允許包含packed數(shù)據(jù)類(lèi)型。

 struct packed signed {
 byte BE; //2-state
 int addr; //2-state
 int data; //2-state
 } pStruct; //signed, 2-state

在上面的例子中,我們顯式地將packed struct聲明為“signed”。

如果一個(gè)packed structure中的所有數(shù)據(jù)類(lèi)型都是2-state,structure作為一個(gè)整體被視為一個(gè)2-state向量。

如果一個(gè)packed structure中的存在一個(gè)數(shù)據(jù)的數(shù)據(jù)類(lèi)型是4-state,structure作為一個(gè)整體被視為一個(gè)4-state向量。

一個(gè)unsigned structure示例:

 struct packed unsigned {
 integer addr; //4-state
 logic [31:0] data; //4-state
 int burst; //2-state
 } upStruct; //unsigned, 4-state

在上面的例子中,成員中存在4-state變量,所以整個(gè)結(jié)構(gòu)體被視為一個(gè)4-state變量。

module SU;
struct packed {
bit [7:0] intr; //packed struct
logic [23:0] addr;
} SUR;
initial begin
SUR.intr = 'hFF;
$display($stime,,, "SUR = %h",SUR);
$display($stime,,, "SUR Intr = %h",SUR.intr);
//Assign by position
SUR = '{'h00,'hFF_FF_FF};
$display($stime,,, "SUR = %h",SUR);
//Assign by name
SUR = '{intr:'h01, addr:'hf0f0f0};
$display($stime,,, "SUR = %h",SUR);
//Assign default
SUR = '{default:'h123456};
$display($stime,,, "SUR = %h",SUR);//Assign default
SUR = '{default:'h78};
$display($stime,,, "SUR = %h",SUR);
SUR = 0;
SUR = SUR+'h12; //Arithmetic operation.
// packed structure can be used as a vector
$display($stime,,, "SUR = %h",SUR);
end
endmodule

仿真log:

 0 SUR = ffxxxxxx
 0 SUR Intr = ff
 0 SUR = 00ffffff
 0 SUR = 01f0f0f0
 0 SUR = 56123456
 0 SUR = 78000078
 0 SUR = 00000012
 V C S S i m u l a t i o n R e p o r t

在這個(gè)例子中,我們給結(jié)構(gòu)體中的單個(gè)成員賦值(通過(guò)名稱(chēng)或者位置索引),也可以將結(jié)構(gòu)體作為一個(gè)整體賦值和算術(shù)運(yùn)算。

給整個(gè)結(jié)構(gòu)體賦值需要使用‘{…},這個(gè){}在這里不是連接的含義,而是結(jié)構(gòu)體中各個(gè)成員的集合。

下面是一個(gè)packed結(jié)構(gòu)體,以及其在內(nèi)存中的存放示意圖。

struct packed {
 logic frame_;
 logic [15:0] address;
 logic [31:0] data;
 } control;

7cafcc7c-5d25-11ed-a3b6-dac502259ad0.png

審核編輯:湯梓紅

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原文標(biāo)題:SystemVerilog中的Packed Structure

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